专利名称：低成本的深沟槽去耦电容器器件及其制造方法
技术领域：
本发明总体涉及半导体电路芯片的制造，尤其涉及一种用于半导体电路的新颖沟槽型去耦电容器、以及用于制造沟槽型去耦电容器的成本有效的方法。
背景技术：
在90nm和65nm的集成电路芯片设计中，噪声相关的问题是非常关注的。逻辑噪声可能会导致电路速度下降，最糟的情况是导致芯片发生故障。芯片上去耦电容器(通常称为“decap”)通常用来防止噪声相关的电路降级。然而，通常提供的去耦电容器是在薄氧化物上形成的大平面(多门)电容器。在平面去耦电容器中存在三个固有的问题。第一，平面电容器最终在芯片上占去很多空间。随着设计日益增大和更加复杂，必需在设计中增加更多的去耦电容器，即促进将更多去耦电容器添加到芯片的需要。第二，大的去耦电容器密度可能会严重破坏多门线宽控制(即跨芯片线宽变化，ACLV)。需要被蚀刻在晶片上-也称为“装载”的多晶硅门导体的数量对如何蚀刻线有直接的影响。需要蚀刻的多晶硅门越多，越有可能出现较差的线宽控制。该不希望的结果导致晶体管降级和器件性能损失。第三，平面去耦电容器的最令人担心的问题是其自身通过薄氧化物的泄漏。门泄漏(主要为电子隧穿)正成为主要的关注，并且使用更多的芯片上平面去耦电容器只会加重功耗的难题。
目前针对平面去耦电容器的一个解决方案是使用沟槽型电容器作为去耦电容器。因为直接在硅晶片上形成沟槽，并且将沟槽的侧壁用作电容器电介质，从而可以将沟槽去耦电容器的平面面积形成为非常小。第二，因为在多门导体模块之前加工沟槽，从而沟槽去耦电容器不会导致ACLV问题。使用沟槽电容器方法作为去耦电容器的主要缺陷是方法的复杂性和成本。由于制造沟槽电容器需要大量的时间，从而，用于将沟槽电容器添加到非eDRAM芯片设计的成本导致在SF设计中实施沟槽去耦电容器的成本昂贵。
如果可以更便宜地制造沟槽电容器，则无疑会将其用于芯片设计中作为去耦电容器。
非常需要提供一种用于在半导体芯片设计中制造去耦电容器(decap)的成本有效的制造技术。
发明内容
本发明直接解决了制造充当IC去耦电容器器件的沟槽型电容器的成本问题。
根据本发明，提供了一种新颖的去耦电容器结构和用于制造沟槽去耦电容器(decap)的低成本制造方法。在特有的方面，本发明只需将简化的沟槽增加到基本逻辑设计，例如，将一个(1)掩模增加到基本逻辑工艺。
根据本发明，具有两种不同的“低成本”沟槽去耦电容器工艺的实施例。第一实施例描述工艺流程，从而通过逻辑N-型离子注入(即N-阱)来提供紧邻于沟槽的硅衬底区域的掺杂层(即去耦电容器的外部电极)。然而，该工艺是两种工艺中最便宜的，其需要特定的电压条件以便可以工作。例如，该方法将需要(1)在相邻N-阱之间约3μm的空间；或(2)包围N-阱的隔离的P-阱结构。
虽然该方法的第二实施例稍微昂贵，但是其描述了几种对相邻于沟槽的硅衬底重掺杂的几种方式。高掺杂水平的存在为可施加到去耦电容器的电压条件提供了更大的灵活性，并且实际上可以将电容器放置在设计中的被适当偏置的任何位置上。
这两种工艺具有共同的物理结构，即在STI结构中处理“浅”深沟槽。这里，在物理构图和填充STI之后进行沟槽工艺；该过程与“eDRAM”处理相反，其中在STI之前形成电容器。另外，与eDRAM电容器相比，用于制造“浅”沟槽去耦电容器的工艺数大大减少。实际上，估计出“浅”沟槽去耦电容器将使基本(非eDRAM)晶片成本仅增加约5-7％。
因此，去耦电容器结构和制造方法的其它实施例从而包括在SOI结构上的制造，例如，在具有掩埋绝缘体层例如掩埋氧化物(BOX)层的硅衬底中的形成。
结合附图考虑下面的详细描述，对本领域的技术人员来说，本发明的目的、特征和优点将是显而易见的，其中图1(a)-1(i)示出了根据本发明第一实施例的用于制造低成本浅沟槽去耦电容器结构的工艺步骤；图2(a)-2(f)示出了根据本发明第二实施例的用于制造低成本浅沟槽去耦电容器结构的工艺步骤；图3(a)-3(j)示出了根据本发明第三实施例的用于制造低成本浅沟槽去耦电容器结构的工艺步骤；图4(a)-4(j)示出了根据本发明第四实施例的用于制造低成本浅沟槽去耦电容器结构的工艺步骤；图5(a)-5(h)示出本发明根据与现有逻辑处理方法和工具组一致且兼容的基本逻辑方法的用于形成去耦电容器300的附加实施例；以及图5(i)示出了最终形成的去耦电容器沟槽300的示意图，其朝下伸入硅以形成小区域的高电容量结构。
具体实施例方式
在本发明的浅沟槽去耦电容器结构和方法的两个实施例中，首先进行对有源Si岛的构图。这里，大约300nm-400nm厚的浅沟槽隔离(STI)电介质，例如氧化物、氮化物、氮氧化物材料或类似材料，在用于偏置DT去耦电容器的内部电极和外部电极所需的两个接触之间提供隔离。优选地，STI区域包括氧化物绝缘体，例如低压TEOS(原硅酸四乙酯)、高密度等离子体(HDP)氧化物或类似氧化物。STI氧化物还用作硬掩模，以帮助蚀刻2μm-3μm的硅沟槽。在STI中形成沟槽的一个关注是抗蚀剂掩模是否足够健壮以抵抗(STI)氧化物RIE和Si RIE工艺。为避免该问题，根据在形成eDRAM沟槽中实施的类似工艺，可以沉积硼硅酸盐玻璃(BSG)硬掩模。因为沟槽深度减小2X-3X，并且因为STI电介质(氧化物)还用作硬掩模，从而，最大BSG厚度需要在约100nm-200nm的量级。另外，因为BSG与氧化物的蚀刻选择比是200∶1，从而当除去BSG时，STI氧化物不会受到不利的影响。
现在参考图1(a)-1(i)来描述本发明的浅沟槽去耦电容器结构10和方法的第一实施例。根据本发明的第一方法实施例包括制造N-阱的电极。如图1(a)所示，该方法包括，利用记录工艺(POR)在含硅半导体衬底20中形成STI区域12。可用作含硅衬底20的含Si材料的示例性实例包括但不限于Si、SiGe、SiC、SiGeC以及分层半导体例如Si/SiGe、绝缘体上硅(SOI)或绝缘体上SiGe(SGOI)。从而，如图1(a)所示，在衬底20中形成STI区域12，在STI 12的每一侧上形成两个绝缘体区域13a，13b。在所述实施例中，STI宽度可以在0.3μm-0.6μm的范围内，并且其深度可以在约2500至5000的范围内。将所述两个绝缘体区域13a，13b平面化到STI的表面水平，并且其通常包括厚1000至2000的衬垫氮化物(例如，SiN)和薄氧化物层(例如，厚50至100)。如图1(b)所示，下一步包括在形成的STI结构12中蚀刻沟槽。从而如图1(b)所示，首先施加并构图深沟槽(DT)抗蚀剂掩模层，以形成掩模15，该掩模15具有在STI区域上方形成的电容器沟槽蚀刻开口16。可选的是，在抗蚀剂掩模层15下，可以首先沉积薄BSG层(未示出)或类似的材料层，以用作硬掩模。该BSG膜比用于eDRAM处理的所述膜薄得多，例如厚度范围在1k至6k之间，并且可以以对STI电介质(例如氧化物)的高度选择性而被除去。然后，施加掩模开口蚀刻工艺以在STI 12中形成沟槽26，如图1(c)所示。尽管图1(c)示例性示出了具有直轮廓的蚀刻，但是可以理解，在STI中形成的沟槽可以呈锥形。
此外，如图1(d)所示，根据本发明，施加DT Si反应离子蚀刻(RIE)技术，以在STI底面下的Si衬底20中将沟槽26的深度进一步延伸到目标深度，例如1μm-3μm。在蚀刻沟槽26之后，如图1(e)所示，然后可以使用如在eDRAM技术中的节点(node)SiN电介质方法，以用电容器电介质填充沟槽，所述电容器电介质即节点填料，其可以包括SiN或其它氧化物材料层。因此，如图1(e)所示，首先剥离DT抗蚀剂层和可选的BSG硬掩模层，并实施节点工艺，以沉积去耦电容器电介质材料层32，所述材料例如氮化物材料(例如，SiN)、氮氧化物或氧化物材料(例如，HfO2、AlO2)，其与去耦电容器沟槽26的底面和侧壁共形。在本文所述的实施例中，将SiN节点电介质沉积为约40或更大的厚度。可以理解，该去耦电容器电介质层的厚度可随电容量值、电介质膜材料、沟槽深度、沟槽面积和其它设计考虑而变化。例如，通过沉积高∈(K)电介质可减小沟槽的深度，从而减少成本。例如，HfO2的介电常数是用于eDRAM设计中的POR氮氧化物的5倍。例如，如果希望具有相等的电容量，则可只将DT蚀刻减少到1/5的深度，从而制造0.4μm-0.5μm的深沟槽。
然后，如图1(f)所示，将重掺杂的N+多晶硅沉积在沟槽26中，然后将其在沟槽中凹入，以形成去耦电容器结构内部电极35。具体为，将沉积的N+多晶硅材料35沉积在沟槽26中，然后施加化学机械抛光(CMP)步骤来除去位于相邻于沟槽的STI和衬垫SiN区域上的形成的节点SiN。然后，将N+多晶硅填料(poly填料)35凹入该沟槽中，使得其表面位于Si有源区域表面33的水平。利用反应离子蚀刻工艺，来将N+多晶硅凹入去耦电容器沟槽26中，例如，使用衬垫SiN作为抛光停止层。最后，在凹陷poly填料之后，如图1(g)所示，例如先通过(基于HF的)氮化物剥离步骤，随后通过热磷酸步骤，来蚀刻除去衬垫SiN，而剥去POR衬垫膜(衬垫SiN)。如果提供衬垫叠层，则可以保留衬垫氧化物。
在图1(g)所示的实施例中，DT去耦电容器对外部电极45实施逻辑NW掺杂。从而，通过如下提供对N-阱的注入在晶片上形成抗蚀剂掩模层，然后将其中将要接受N-阱注入的区域暴露并开口。使用本领域中熟知的离子注入技术，利用高达1MeV的能量，在STI水平下将例如磷P的N-阱掺杂物提供到目标深度。由于逻辑N-阱(NW)的目标范围(Rp)通常是1μm或更小，因此沟槽侧壁的至少一半将紧邻于P-型硅。然而，当将在P-型硅中形成N型反型层时，如果沟槽填料被正向偏置(例如，保持N-阱45接地)，则该步骤实际有利于获得高电容量。因为外部电极的N-掺杂水平为“轻”(例如，在1×1017-1×1018/cm3的数量级上掺杂)，并且如果将对外板的偏置接地，则将在NW场中形成大耗尽区。这将需要约3μm的NW-NW空间，或者在去耦电容器周围提供隔离P-阱，其利用已知技术制造。
现在参考图1(h)和1(i)，需要将DT去耦电容器的形成的外部电极(N-阱)45和内部电极(poly填料)35连接到随后将形成的金属层。如图1(h)所示，利用常规CMOS器件处理，可利用离子注入(I/I)技术在有源Si(Rx)层20中形成例如NFET的N+源或漏区域47a、47b。首先，沉积、构图、曝光并蚀刻抗蚀剂层，以在N+源或漏接触区域47a、47b上方、以及内部去耦电容器电极35上方形成接触开口。然后，使用能够与硅反应形成金属硅化物的任何金属，执行退火工艺，以形成硅化物接触。这种金属的实例包括但不限于Ti、Ta、W、Co、Ni、Pt、Pd及其合金。具体是，将例如钴或镍的金属沉积在暴露的硅上，然后，执行退火工艺，以形成金属硅化物区域，例如硅化钴或硅化镍区域46。然后，将例如500厚的氮化物薄层沉积在暴露的N+源或漏区域和硅化物区域上方。然后沉积BPSG层52，对其使用抗蚀剂构图，并且对该层蚀刻以在其中打开接触区36。蚀刻硅化物上方的氮化物层并停止在硅化物上，使得对于接触区36只暴露硅化物。图1(i)示出了经过如下工艺后形成的结构将接触55沉积到内部去耦电容器电极(以偏置poly填料内部电极35)、以及相邻于沟槽去耦电容器的N+S/D扩散区上(以偏置外部电极45)。具体而言，利用众所周知的技术，在形成的硅化物接触上将通常为例如钨的金属的接触材料沉积在BPSG层中的蚀刻接触区36中，以形成布线级接触55(“插头”)。当将扩散区和沟槽的顶部硅化时，到去耦电容器的连接具有非常低的电阻，因为在该工艺中没有使用掩埋带特征(与eDRAM不同，其中通过N+多晶硅掩埋带连接到沟槽电容器)。然后利用常规MOL和BEOL处理使级间和级内电介质以及由钨、铝或铜形成的金属层M1、M2连接到插头55，以分别接触去耦电容器10的内部电极35和外部电极45。
根据本文参考图1(a)-1(i)描述的第一实施例，除POR成本之外只包括如下附加成本用于形成去耦电容器沟槽所需的额外掩模的成本、以及用于进行打开DT掩模开口蚀刻、DT RIE步骤、节点处理和N+poly填料沉积、CMP和凹陷步骤的相关步骤的成本。
因为形成的N-阱是轻掺杂的，在特定偏置条件下会形成耗尽区，其影响器件的性能。例如，如果将N-阱(形成外部去耦电容器电极)接地，将内部去耦电容器电极(沟槽)接正电压，因为在N-阱中形成耗尽，从而形成耗尽区，其可能影响另一个器件，例如附近的PFET区域。除了执行基本规则(其将增加器件区域)，现在将描述根据第二实施例的方案。在第二实施例中，对沟槽去耦电容器的侧壁掺杂，这样为在将去耦电容器放置在电路中提供了更大的灵活性。在该方案中设计为，可以将N-阱偏置到Vdd，并将沟槽接地电压。在这种配置中，可以将N阱合并到一起，而且可以将p-FET放置到这些Vdd偏置N-阱中。从而，与根据第一实施例描述的结构相比，将导致去耦电容器区域的大大减小。
这样，当如在进行本文参考1(a)-1(d)描述的处理步骤中所示光刻地限定并蚀刻沟槽后，如图2(a)(i)-图2(a)(iii)所示，存在几种可以在“浅”沟槽去耦电容器中提供高掺杂N-型扩散层的方法。一种掺杂沟槽侧壁的方法是对例如是P或As的掺杂剂进行成角度的注入。例如，如图2(a)(i)所示，根据沟槽深度，可以以例如5°或者自垂直入射的更小的角度的入射角将掺杂剂离子60注入到沟槽侧壁27中。如图2(a)(ii)所示，第二种方法利用气相掺杂工艺，其中将开口DT沟槽26暴露到高浓度P或者As气体61。如图2(a)(iii)所示，第三种方法为，简单地用掺杂玻璃62填充沟槽，例如ASG(砷硅酸盐玻璃)或PSG(磷硅酸盐玻璃)材料层，并进行退火，即进行短时间高温向外扩散步骤，将掺杂剂从硅酸盐玻璃向外扩散到Si衬底中。在每个所述方法中，在图2(a)(i)-图2(a)(iii)中示出的高掺杂N-型沟槽扩散层65(向外扩散板)被形成具有约500或更小的厚度。因为有源Si扩散岛由衬垫SiN保护，可以避免作为当前用于eDRAM中的掩埋板工艺的部分的多个工艺。这些步骤包括(1)对沟槽的抗蚀剂填充，(2)对抗蚀剂的化学下行蚀刻(CDE)，以到Si表面下～1μm，(3)氧化物蚀刻，以从DT的上部区域除去掺杂的氧化物，(4)对抗蚀剂的湿性清洁，(5)氧化物覆盖层。根据第二实施例，用于提供向外扩散板的选择方法是注入或气相掺杂过程，因为这些方法成本最低。接着，如图2(b)到图2(f)所示的步骤，通过离子注入形成N-阱(去耦电容器外部电极)，具体是，除了包括向外扩散板65以外，进行与本文参考图1(e)到图1(h)所述的完全相同的方法步骤，以获得沟槽去耦电容器结构10。高掺杂剂向外扩散板65的存在防止到衬底的扩散，从而减少了器件的覆盖区。
根据本文参考图2(a)-2(f)描述的第二实施例，仅有的超过POR成本的额外成本为用于形成去耦电容器沟槽所需的额外掩模的成本、以及用于打开DT掩模的开口蚀刻、DT RIE步骤、节点处理和N+poly填料沉积、CMP和凹陷步骤、以及根据实施的工艺步骤而确定范围的向外扩散工艺步骤的相关步骤的成本。
本文所述方法基于处理非常简单地提供了可用于逻辑电路的去耦电容量的增加，并简单地提供了用于改进的n+/p+空间的阱隔离，而没有额外工艺成本。低增加工艺成本与对芯片上的去耦电容量的不断增长的需要的结合使得这种方法对于9SF和10SF以及其它应用非常具有吸引力。
现在参考图3和图4描述根据本发明其它实施例的低成本去耦电容器。在第三实施例中，以更低成本制造沟槽去耦电容器，表现出更高的频率响应，而降低了去耦电容器设计的整体泄漏、并减小了为去耦电容器留出的区域，并且，将所述去耦电容器集成到绝缘体上硅(SOI)设计中。描述了两种不同的“低成本”沟槽去耦电容器结构和方法变化本文参考图3(a)-3(j)描述的第一变化描述了一种工艺流程，其中将沟槽去耦电容器设计快速兼容地集成入现有SOI技术工艺中。所述方法要求额外的两个(2)掩模DT掩模和阻挡层(block-level)N-阱掩模，使得可以通过SOI的已有衬底接触(例如掺杂poly接触)连接沟槽去耦电容器的外板。在本文参考图4(a)-4(j)描述的第二变化中，描述了不同的沟槽去耦电容器工艺和结构，通过其使用例如钨(W)或其它金属材料的金属接触来接触沟槽去耦电容器的外板。由于钨(W)的电阻显著低于掺杂衬底接触多晶硅，因此该第二特有结构可以提供更快的电容性去耦合响应。该第二工艺还要求同样的上述掩模，即DT掩模和阻挡层N-阱掩模。这两种工艺具有相同的物理结构，其中处理了约2μm-3μm深的去耦电容器沟槽。由于去耦电容器的沟槽将被形成为具有约2μm-3μm的深度，从而相比于常规eDRAM电容器，大大地减少了制造沟槽去耦电容器的工艺数目。
在根据本文参考图3(a)-3(j)描述的第三实施例的去耦电容器结构中，当对STI区域物理构图和填充后，进行沟槽工艺。也就是说，该工艺与“eDRAM”处理相反，后者是在形成STI前形成电容器。
参考图3(a)描述的工艺流程示出了记录的STI工艺的最终结构，具体为延伸通过BOX(掩埋氧化物层)层70的形成的STI区域71a-71c。STI区域首先被构图，然后被蚀刻穿过以下而形成衬垫氮化物或氮化物叠层74、薄有源硅层72、以及薄BOX层70。对BOX层70的蚀刻是可选步骤，而可以将STI形成在BOX层的顶部，即将其蚀刻到硅层72的底部。STI区域的宽度可以是约0.3μm到0.6μm，然而，深度可以是从500到1000，但是深度可以高达2500。接着，可以利用例如如本文所述的LP-TEOS和HDP氧化物的氧化物填充STI。在POR STI模块之后，进行DT光刻、掩模开口、Si RIE工艺。即，如本文参考图1和2的描述，施加并构图抗蚀剂掩模78和/或可选硬掩模(例如BSG)，以暴露STI区域71b，以及，如图3(c)所示，通过掩模78中的STI开口进行深沟槽蚀刻至2μm-3μm的深度。在形成去耦电容器沟槽76后，对Si衬底侧壁和沟槽76的底部掺杂，以形成电容器的外部电极的向外扩散部分。该步骤实施了向外扩散工艺，并导致形成向外扩散板85，所述向外扩散板85形成了掩埋氧化物层70下面的电容器外部电极的高掺杂部分。可以通过下列任一种方法来实现沟槽侧壁掺杂1)如图3(d)(i)所示，将N+型掺杂剂60成角度离子注入；2)如图3(d)(ii)所示，对例如P或As掺杂剂的N+型掺杂剂的N+气相掺杂61；以及3)如图3(d)(iii)所示，N+掺杂玻璃沉积62并退火。可以理解，在可选实施例中，可以省略用于形成向外扩散板的工艺步骤。无论是否形成向外扩散板85，下一步是形成薄电容器电介质层82的工艺，所述层82即为例如SiN的氧化物或氮化物，其与沟槽侧壁和底部共形。从而，如图3(e)所示以及本文参考图1和图2的详细描述，首先进行对抗蚀剂的剥离，然后进行节点工艺。接着，如图3(f)所示以及本文参考图1和图2所述，进行高N掺杂多晶硅填充，以形成去耦电容器内部电极75。图3(f)示出了去耦电容器沟槽76中的N+多晶填充75。可以理解，作为方法的一部分，进行CMP，并且然后将poly填料的顶部部分凹入到有源硅层72的顶部表面。
然后，如图3(g)所示，在沟槽工艺之后，所述方法接着形成相邻于沟槽的Bitline接触，其包括以下步骤击穿相邻的STI(或绝缘体)区域71a、71c；以及停止在底部衬底上的蚀刻，即只需要蚀刻有源硅层72和BOX层70的厚度。根据BI模块的记录工艺，通常如图3(g)所示对蚀刻区域83填充本征(未掺杂)Si 93，并进行CMP以将每个填充i-Si区域平面化并凹入到有源硅层72表面。可以理解，可以在同一工艺步骤中进行用于凹入N+多晶硅填充以形成去耦电容器内部电极75的步骤、以及i-Si的步骤。接着，如图3(h)所示，以与本文参考图1和图2所述相同的方式，进行用于形成去耦电容器外部电极95的N阱注入步骤。使用相邻于沟槽去耦电容器的衬底接触(插头)，来偏置沟槽去耦电容器的外部电极。由于衬底接触多晶硅插头93未经掺杂，对于在沟槽去耦电容器宏(macro)中的衬底接触，这些有必要被N型掺杂。这可以通过在工艺后期通过离子注入在有源硅层72中的源/漏区域进行N+掺杂来实现。但是，在N-阱离子注入掩模(未示出)中，如果N+源/漏扩散不足以掺杂整个poly插头，则将对衬底接触(插头)的注入进行进一步掺杂。如果需要，可以将N型离子注入进行到有源Si层72下的深度，例如对应于BOX的中部，例如用于确保对整个衬底接触掺杂。该离子注入可以在下述N阱离子注入步骤或其后的步骤中进行。从而，为了连接沟槽并使其可以实现电压偏置，进行如在eDRAM处理中使用的深N阱注入。例如，在1013/cm2-1014/cm2的范围中的剂量将提供足够的导电性，以偏置外板(例如100Ω/sq-1000Ω/sq)。N阱注入的目标范围只需要为SOI和BOX厚度(例如约2000深)的量级。如果使用磷(P)作为N阱掺杂剂，200keV的加速能便可以足够。因为N阱掩模对于沟槽去耦电容器宏是特有的，可以将除N型掺杂剂以外的掺杂剂注入衬底接触93，从而使它们导电性更强。这样，如图3(h)所示，在氧化物剥离、衬垫SiN蚀刻工艺、以及N-阱离子注入步骤后，所获得的结构100示出了N+poly插头93，其接触N-阱注入95，所述N阱注入95被连接到外部DT电容器电极的向外扩散部分85。
在N-阱工艺后，图3(i)和图3(j)示出了剩余的用于产生使用PORMOL模块的沟槽去耦电容器的工艺。在图3(i)中，衬底接触93和去耦电容器内部电极poly 75被硅化96，并被例如钨(W)的金属材料的插头98接触。如图3(i)所示，所述工艺包括形成各个接触孔97、实施电介质薄膜沉积(例如氮化物或BPSG)、以及接触孔光刻构图和蚀刻。然后如图3(j)所示，使用M1和M2冶金来跟随并完成宏。
参考图3(i)和图3(j)的描述的给出了其中可以将沟槽去耦电容器100结合到现有SOI处理中的最简单的方法。
在本文参考图4(a)-4(j)描述的另一个实施例中，可以在STI(标准)处理之前处理深沟槽去耦电容器200，即不需要通过STI形成沟槽。在图4(a)所示的实施例中，通过记录形成位于BOX层100上的薄有源硅层112，所述BOX层100被形成在含Si衬底20上。如图4(a)所示，将衬垫氮化物或氮化物叠层114沉积在薄有源Si层112。然后，如图4(b)-4(c)所示，进行沟槽光刻、掩模开口、Si RIE工艺。即，如本文参考图1和图2所述，构图抗蚀剂掩模115和/或可选硬掩模(例如BSG)，以暴露用于形成深沟槽蚀刻的区域116。如图4(c)所示，在形成去耦电容器开口116后，进行蚀刻工艺以穿过掩模中的开口，从而形成沟槽126，所述沟槽126延伸穿过PAD层114、薄有源硅层112，并穿过薄BOX层110至约2μm-3μm的深度。在形成去耦电容器沟槽126后，对Si衬底侧壁和沟槽底部掺杂，以便形成电容器的外部电极的向外扩散部分。该步骤导致形成位于掩埋氧化物层110下的向外扩散板135，其形成电容器外部电极的高掺杂部分，并且该步骤实施了向外扩散工艺。可以通过下述任一方法来实现对沟槽侧壁的掺杂1)如图4(d)(i)所示，对N+型掺杂剂60的成角度离子注入；2)如图4(d)(ii)所示，对例如P或As掺杂剂的N型掺杂剂的N+型气相掺杂61；以及3)如图4(d)(iii)所示，N+掺杂玻璃沉积62并退火。可以理解，在可选的实施例中，可以省略用于形成向外扩散板的工艺步骤。无论是否形成向外扩散板135，下一步是形成薄电容器电介质层142的工艺，所述层142为与沟槽侧壁和底部共形的例如SiN的氧化物或氮化物。这样，如图4(e)所示以及本文参考图1和图2的详细描述，首先剥离任何剩余抗蚀剂，然后进行节点工艺。接着，如图4(f)所示以及本文参考图1和图2所述，进行高N+掺杂多晶硅填充，以形成去耦电容器的内部电极155。图4(f)示出了去耦电容器沟槽126中的N+poly填料155。可以理解，作为方法的一部分，进行CMP，并然后将poly填料的顶部凹入到有源硅层112的顶部表面。
在如图4(g)所示的方法流程的下一步，进行典型的STI模块工艺，以在去耦电容器内部电极的两侧分别形成STI结构131a、131b。在STI模块工艺中，首先对每个STI区域构图，并通过蚀刻将其形成为穿过衬垫氮化物或氮化物叠层114、薄有源硅层112、以及穿过薄BOX层110。对BOX层110的蚀刻是可选步骤，可以在BOX层顶上形成STI，即蚀穿到达到硅层112的底部。每个STI区域的宽度可以是约0.3μm到0.6μm，然而，深度的范围可以达到从500到1000，并且深度的范围可以高达2500。用氧化物填充每个STI开口，所述氧化物例如本文所述的LP-TEOS和HDP氧化物。如图4(g)所示，在POR STI模块和衬垫氮化物剥离步骤(未示出)后，进行类似于用于eDRAM处理中的深N-阱注入步骤，以在每个STI区域下面形成N-阱注入区域145。接着，如图4(h)所示，进行Bitline光刻、掩模开口、以及Si RIE工艺，以分别在每个形成的STI结构131a、131b中形成各自的开口141a、141b。蚀刻的开口141a，141b用于形成到去耦电容器外部电极的金属衬底多晶硅接触。在图4(i)中，除去(剥离)用于蚀刻图4(h)中的STI区域的抗蚀剂层148，并在沟槽电容器的整个区域和相邻的有源硅区域112a，112b之上形成例如金属硅化物的硅化物层。将硅化物另外形成在衬底接触区域(开口)141a，141b。然后，对电介质层150例如氧化物或BPSG进行沉积、平面化、光刻构图并蚀刻，以打开在形成的硅化物区域156之上的电容器电极接触孔153。然后，在图4(j)中，用钨或类似导电材料填充所有的接触孔153，以接触BOX之下的Si。然后，进行常规BEOL(后段工艺过程)和MOL处理，以将形成的钨插头连接到M1、M2冶金层。有利地，当钨金属接触163形成衬底接触的部分时，频率响应高于在图3(g)-3(j)所示的以上实施例中利用N+poly填料接触所形成的去耦电容器结构。可以理解，如果有足够的热预算使得向外扩散板能够到达衬底N+接触，则可以省略N-阱。另外，已经显示了高浓度砷掺杂剂中的磷将大大加速磷的向外扩散。包含这两种掺杂材料(P和As)的外板可适用于省略N-阱。
可以理解，对于某些应用，在本文所述的实施例中的去耦电容器器件中的电极的极性可以是相反的，即可以将P-型掺杂剂用于所述的方法步骤中，而无需很多的修改或过度的实验。
作为进一步降低成本的措施，用与现在参考图5(a)-5(h)所述的逻辑处理方法和工具一致并相容的基本逻辑方法来实施本发明的去耦电容器300。在图5(a)-5(h)所示的实施例中，用与STI区域的形成相同的处理步骤来形成去耦电容器沟槽。即，仅有的额外添加步骤为，如图5(a)所示，构图并显影具有开口316的抗蚀剂层302，所述开口316位于形成的硬掩模氧化物层313、在Si衬底320上方形成的衬垫氧化物层310和/或衬垫氮化物表面层312，然后将浅去耦电容器沟槽326蚀刻到Si层中，例如如图5(b)所示位于表面的下方。然后，剥离抗蚀剂层，并且进行用于形成STI区域的基本处理。根据STI基本处理，通过构图和显影抗蚀剂层330来形成新的掩模，所述抗蚀剂层330包括开口336，所述开口的宽度与如图5(c)所示的将形成的STI区域的宽度近似相等。接着，执行进一步的蚀刻工艺，例如反应离子蚀刻(RIE)，以蚀刻Si衬底320来形成STI沟槽区域340。该处理的结果是，在相同的STI蚀刻步骤中，延伸了去耦电容器沟槽的深度，即，更多Si被蚀刻到约2-3μm的深度，以产生如图5d所示的去耦电容器沟槽结构326′。然后，用HD等离子体氧化物327或类似的电介质材料填充图5(d)所示的沟槽结构，并对其平面化。根据具体的应用，例如，如图5(e)(1)所示，在形成底层N-阱区域350并提供高掺杂N带层355的情况下，所得到的结构将形成去耦电容器。有利地，提供N带层355有效地增大了去耦电容器的电容量，从而避免如本文所述的其它实施例中形成高掺杂向外扩散板的需要。可选的是，该结构可用作隔离区域，以便使图5(e)(2)中所示的N-阱区域350和P-阱区域360隔离。除形成本发明实施例的去耦电容器300之外，仅有的对基本逻辑处理的其它附加成本为，如图5(f)所示，增加第二掩模370，其提供允许例如RIE的直线蚀刻的开口375，以除去在该沟槽中存在的HDP氧化物，同时留下形成的STI的HDP氧化物部分342，343。一旦从该沟槽中除去HDP氧化物，则同时地进行用于形成薄去耦电容器电介质层382的标准技术、与表面门氧化工艺，例如，生长到范围在2.0和5.0nm之间的厚度。然后，同时地进行标准门多晶硅沉积工艺，其用于提供对去耦电容器沟槽的共形填充385，以及基本逻辑标准门多晶硅沉积，并且用N+材料掺杂剂(如本文所述的)掺入poly填料，以形成内部去耦电容器电极。所得到的结构示于图5(g)。优选地，该对N+掺杂剂的注入也是标准逻辑N+源和漏注入过程中的一部分。有利的是，在沉积逻辑门电介质的同时沉积相同的电介质材料，例如氧化物、氮化物、氮氧化物等，所述电介质材料用于去耦电容器电介质382，该沉积过程没有增加成本，因为这是标准基本处理的一部分。同样，在根据标准逻辑基本处理沉积逻辑门多晶硅的同时，沉积多晶硅填料385，从而没有增加成本。然后，在图5(h)所示的后续处理步骤中，对去耦电容器多晶硅填料层构图，通过蚀刻在薄氧化物区域上的多晶硅而除去所述poly填料层的部分，并根据已知的技术在STI区域342，343上形成相应的绝缘隔板395a，395b。最后，根据标准处理，形成有源扩散区域(例如源/漏注入)390a，390b，例如具有注入的N+材料的掺杂剂材料，同时掺入多晶硅385，其接触形成外部去耦电容器电极的N+掺杂N-带和N-阱区域。
图5(i)示出朝下伸入硅的约2μm-3μm深的最终形成的去耦电容器沟槽300的示意俯视图，所述沟槽在小区域400上形成高电容量的结构。可以理解，可根据形成的沟槽的数目来调节去耦电容量的值。例如，对于典型的2.2nm厚的氮氧化物电介质，0.1μm宽、1.0μm深的沟槽将获得约25fF/μm2的电容。另外示出了形成的多晶硅385、底层N-阱350、有源硅区域398、以及用于分离有源硅的STI 340区域。可以理解，在图5(i)中省略了如图5(h)所示的用于隔开多晶硅层的外边缘的隔板。还可以理解，可在具有底层BOX(掩埋氧化物)层的衬底中形成如图5(a)-5(h)所示的实施例的方法和获得的去耦电容器结构，然而，将没有N-带，另外，不需要利用具有掩埋氧化物的SOI结构的阱阱隔离。
图5(a)-5(h)所示的本发明实施例提供了通过基于逻辑的处理可实现的对去耦电容量的非常简单的增大，并且对改善的N+/P+提供了简单的阱隔离，而没有额外的工艺成本。该情况结合低附加工艺成本、以及对芯片上去耦电容量的日益增长的需要，使得本发明的方法在65nm节点应用和其它应用方面非常引人注目。
尽管已经示出和描述了本发明的优选实施例，但是，可以理解，在不脱离本发明的精神的情况下，可以容易地在形式和细节上进行各种修改和变形。因此，本发明不局限于所示出的和所描述的具体形式，而是被构想成覆盖落入所附权利要求书的范围内的所有修改。
权利要求
1.一种被形成在半导体衬底中的去耦电容器(decap)结构，所述半导体衬底具有被形成在其中的沟槽绝缘体结构，所述去耦电容器包括电容器沟槽，其被形成在所述沟槽绝缘体结构中，所述沟槽具有比所述沟槽绝缘体结构的宽度小的宽度、并延伸入所述衬底，所述沟槽具有电容器电介质层，所述电介质层衬里所述沟槽的侧壁和底部；内部去耦电容器电极，其由被沉积在所述电容器沟槽中的掺杂半导体材料形成；以及外部去耦电容器电极，其包括相邻于所述沟槽、在所述衬底中的所述沟槽绝缘体结构之下形成的掺杂半导体材料区域。
2.根据权利要求1的去耦电容器结构，其中所述内部去耦电容器电极包括用于填充所述沟槽的掺杂多晶硅材料。
3.根据权利要求2的去耦电容器结构，其中所述外部去耦电容器电极包括掺杂类型与所述掺杂多晶硅填充材料相同的掺杂阱结构。
4.根据权利要求1的去耦电容器结构，其中所述沟槽绝缘体包括由HDP氧化物或LP-TEOS中的一种构成的绝缘材料。
5.根据权利要求1的去耦电容器结构，其中所述电容器电介质材料包括氧化物或氮化物中的一种。
6.根据权利要求1的去耦电容器结构，还包括各个接触结构，其用于将所述内部去耦电容器电极和外部去耦电容器电极连接到一个或多个金属层。
7.根据权利要求1的去耦电容器结构，还包括向外扩散板，其包括相邻于所述电容器电介质层形成的掺杂半导体材料、并且连接在所述沟槽绝缘体结构的剩余部分之下的所述外部去耦电容器电极。
8.根据权利要求7的去耦电容器结构，其中所述向外扩散板材料通过扩散工艺形成。
9.根据权利要求8的去耦电容器结构，其中所述扩散工艺包括通过离子注入掺杂剂材料，掺杂所述侧壁和底部沟槽。
10.根据权利要求8的去耦电容器结构，其中所述向外扩散工艺包括通过气相掺杂来掺杂所述侧壁和底部沟槽。
11.根据权利要求8的去耦电容器结构，其中所述向外扩散工艺包括通过在进行退火步骤之前形成掺杂的玻璃层，来掺杂所述侧壁和底部沟槽。
12.根据权利要求6的去耦电容器结构，还包括掺杂的半导体区域，其被形成在所述外部去耦电容器电极之上，并且相邻于所述电容器沟槽的每一侧上的所述沟槽绝缘体结构的剩余部分延伸到衬底表面。
13.根据权利要求12的去耦电容器结构，还包括硅化物接触，以将所述掺杂半导体区域和所述内部电容器电极的表面与各自的接触结构连接。
14.根据权利要求1的去耦电容器结构，还包括在所述衬底中的掩埋绝缘体层，所述电容器沟槽延伸到在所述掩埋绝缘体层之下的深度。
15.一种被形成在半导体衬底中的去耦电容器(decap)结构，所述半导体衬底具有被形成在其中的沟槽绝缘体结构，所述去耦电容器包括电容器沟槽，其被形成在所述沟槽绝缘体结构中，所述沟槽具有比所述沟槽绝缘体结构的宽度小的宽度、并延伸入所述衬底，所述沟槽具有电容器电介质层，所述电介质层衬里所述沟槽的侧壁和底部；内部去耦电容器电极，其由被沉积在所述电容器沟槽中的掺杂半导体材料形成；外部去耦电容器电极，其包括相邻于所述沟槽、在所述衬底中的所述沟槽绝缘体结构之下形成的掺杂半导体材料区域；以及向外扩散板，其包括相邻于所述电容器电介质层衬里形成的掺杂半导体材料，并且连接在所述沟槽绝缘体结构的剩余部分之下的所述外部去耦电容器电极。
16.根据权利要求15的去耦电容器结构，还包括在所述衬底中的掩埋绝缘体层，所述电容器沟槽延伸到在所述掩埋绝缘体层之下的深度。
17.一种在半导体衬底中形成去耦电容器(decap)的方法，包括a)在沟槽绝缘体结构中形成电容器沟槽，所述沟槽具有小于所述沟槽绝缘体结构的宽度的宽度、并延伸入在所述沟槽绝缘体结构之下的所述衬底中；b)形成电容器电介质层，以衬里所述电容器沟槽的侧壁和底部；c)用掺杂半导体材料填充所述被衬里的电容器沟槽，以形成内部去耦电容器电极；以及d)相邻于所述电容器沟槽、在所述衬底中的所述沟槽绝缘体结构之下形成掺杂半导体材料区域，所述掺杂半导体区域形成外部去耦电容器电极，并且与所述掺杂半导体材料内部去耦电容器电极具有相同的掺杂类型。
18.根据权利要求17的方法，还包括形成各个接触结构的步骤，所述接触结构用于将所述内部去耦电容器电极和外部去耦电容器电极连接到随后形成的一个或多个金属层。
19.根据权利要求18的方法，其中所述形成接触结构的步骤包括在所述内部和外部去耦电容器电极上形成金属硅化物接触的步骤。
20.根据权利要求17的方法，其中在所述衬底的表面之上在衬垫电介质层之间形成所述沟槽绝缘体结构，所述用掺杂半导体材料填充所述被衬里的电容器沟槽的步骤c)包括，使所述掺杂半导体材料凹入到所述衬底的表面水面。
21.根据权利要求17的方法，其中所述衬垫电介质层包括衬垫叠层。
22.根据权利要求17的方法，其中，所述形成所述外部去耦电容器电极的步骤d)包括，将掺杂剂材料离子注入到相邻于所述电容器沟槽的所述衬底中。
23.根据权利要求17的方法，其中，在所述衬里步骤c)之前的步骤包括用掺杂剂材料掺杂所述电容器沟槽的所述侧壁和底部，以及向外扩散所述掺杂剂材料，以相邻于所述电容器沟槽、并在所述沟槽绝缘体结构的剩余部分之下形成向外扩散板。
24.根据权利要求23的方法，其中所述用掺杂剂掺杂所述电容器沟槽的所述侧壁和底部的步骤包括离子注入掺杂剂材料。
25.根据权利要求23的方法，其中所述用掺杂剂掺杂所述沟槽的步骤包括进行气相掺杂步骤。
26.根据权利要求23的方法，其中所述用掺杂剂掺杂所述沟槽的步骤包括，在所述电容器沟槽中形成掺杂玻璃层，并进行退火步骤。
27.根据权利要求23的方法，其中所述衬底包括其中的掩埋绝缘体层，所述在所述沟槽绝缘体结构中形成电容器沟槽的步骤a)包括，将所述沟槽蚀刻入所述衬底至在所述掩埋绝缘体层之下的深度。
28.根据权利要求27的方法，其中所述衬底还包括在所述沟槽绝缘体结构的每一侧的沟槽绝缘体区域，所述方法还包括在每个沟槽绝缘体区域中形成接触的步骤，以用于将导体连接到所述去耦电容器外部电极。
29.根据权利要求28的方法，其中所述在每个沟槽绝缘体区域中形成接触的步骤包括在所述沟槽绝缘体结构的每一侧，将沟槽蚀刻穿过每个所述沟槽绝缘体区域；用导体材料填充所述蚀刻的沟槽；以及在所述导体材料之上形成硅化物接触，用于与随后形成的金属层连接。
30.一种被形成在半导体衬底中的去耦电容器(decap)结构，所述半导体衬底具有在所述衬底的表面之下的掩埋绝缘体层，所述去耦电容器包括电容器沟槽，其延伸在所述掩埋电介质层之下、并延伸入所述衬底；电容器电介质层，其衬里所述沟槽的侧壁和底部；内部去耦电容器电极，其由被沉积在所述电容器沟槽中的掺杂半导体材料形成；以及外部去耦电容器电极，其包括相邻于所述沟槽、在所述衬底中的所述沟槽绝缘体结构之下形成的掺杂半导体材料区域。
31.根据权利要求30的去耦电容器结构，其中所述外部电容器电极包括掺杂类型与被沉积在所述电容器沟槽中的所述半导体材料相同的掺杂阱结构。
32.根据权利要求31的去耦电容器结构，还包括第一和第二沟槽绝缘体结构，其从衬底表面延伸到所述掩埋绝缘体层；以及接触结构，其延伸穿过所述沟槽绝缘结构，以便将所述掺杂阱结构接触到一个或多个金属层。
33.根据权利要求30的去耦电容器结构，还包括向外扩散板，其包括相邻于所述电容器电介质层衬里、在所述掩埋绝缘体层之下形成的掺杂半导体材料，并且所述扩散板连接所述外部去耦电容器电极。
34.一种在半导体衬底中形成去耦电容器(decap)的方法，所述半导体衬底具有被形成在其中的掩埋绝缘体层，所述方法步骤包括a)在所述衬底中形成电容器沟槽，所述电容器沟槽延伸入所述衬底至所述掩埋绝缘体层之下；b)形成电容器电介质层，以衬里所述电容器沟槽的侧壁和底部；c)用掺杂半导体材料填充所述衬里电容器沟槽，以形成内部去耦电容器电极；以及d)相邻于所述电容器沟槽、在所述衬底中的所述掩埋绝缘体层之下形成掺杂半导体材料区域，所述掺杂半导体区域形成外部去耦电容器电极，并且其掺杂类型与所述掺杂的半导体材料内部去耦电容器电极相同。
35.根据权利要求34的方法，还包括形成各个接触结构的步骤，所述接触结构用于将所述内部去耦电容器电极和外部去耦电容器电极连接到随后形成的一个或多个金属层。
36.根据权利要求34的方法，其中所述形成各个接触结构的步骤包括在所述电容器沟槽的每一侧上形成沟槽绝缘体结构，所述电容器沟槽从所述衬底的表面延伸穿过所述掩埋绝缘体层；蚀刻每个所述形成的沟槽绝缘体结构，以形成对所述掺杂半导体区域的开口，所述掺杂半导体区域形成所述外部去耦电容器电极；以及在所述形成的开口上形成金属硅化物接触，用于与随后形成的金属层连接。
37.根据权利要求34的方法，其中，所述形成所述外部去耦电容器电极的步骤d)包括，将掺杂剂材料离子注入相邻于所述电容器沟槽的所述衬底中。
38.根据权利要求34的方法，其中，在所述衬里步骤b)之前的步骤包括用掺杂剂材料掺杂所述电容器沟槽的所述侧壁和底部，以及向外扩散所述掺杂剂材料，以相邻于所述电容器沟槽、并在所述掩埋绝缘体层之下形成向外扩散板。
39.一种在半导体衬底中形成去耦电容器(decap)的方法，包括a)在所述衬底中形成一定宽度和深度的第一沟槽；b)在所述第一沟槽的位置上，在所述衬底中形成第二沟槽，所述第二沟槽的宽度比所述第一沟槽的所述宽度宽，其中，所述第二沟槽的形成使所述第一沟槽的深度延伸到所述第二沟槽之下的所述衬底；c)将绝缘体材料沉积在所述第一和第二沟槽中，并且除去所述延伸的第一沟槽中和所述第二沟槽的部分中的绝缘体材料，以形成所述去耦电容器沟槽；d)形成电容器电介质层，以衬里所述去耦电容器沟槽的侧壁和底部；e)用掺杂的半导体材料填充所述被衬里的电容器沟槽，以形成内部去耦电容器电极；以及f)相邻于所述衬底中的所述去耦电容器沟槽形成掺杂半导体材料区域，所述掺杂半导体区域形成外部去耦电容器电极。
40.根据权利要求39的方法，其中，所述步骤是按照基本半导体逻辑门处理实施的。
全文摘要
一种新颖的沟槽型去耦电容器结构以及用于形成该沟槽去耦电容器(decap)的低成本制造方法。在特有的方面，本发明只需在基本逻辑设计中增加简化的沟槽。
文档编号H01L21/82GK1794457SQ20051012367
公开日2006年6月28日 申请日期2005年11月18日 优先权日2004年12月15日
发明者H·L·霍, W·F·埃里斯, 金德起, P·C·帕里斯, J·E·法尔特迈尔, J·E·小巴思, B·A·安德森, S·伊耶, R·W·曼, R·迪瓦卡茹尼 申请人:国际商业机器公司