专利名称：制造精密含硅电阻器的方法
技术领域：
本发明涉及半导体集成电路(IC)，尤其涉及制造高精密含硅电阻器的方法，其中所述电阻器形成为在低温互补金属氧化物半导体(CMOS)工艺中集成的分立器件(discrete divece)。
背景技术：
多晶硅电阻器(polycrystalline resistor，polysilicon resistor，polySi resistor)已经在电子电路行业使用多年。根据其掺杂和掺杂水平，可以制造p+、n+、p-和n-多晶硅电阻器。包括p+多晶硅的电阻器由于其理想的品质因数而特别有利于在模拟电路设计中使用。通常，p+多晶硅电阻器用于模拟和混合信号电路设计中，因为它们能提供后续电阻器(subsequent resistor)的精确匹配、低的电阻温度系数、低的电阻电压系数、以及低的寄生电容。
尽管多晶硅电阻器广泛用于模拟电路设计中，但是这样的电阻器通常具有高的薄膜电阻公差(sheet resistance tolerance)，其在15-20％的范围。这意味着薄膜电阻变化+/-15至20％。在当前模拟和混合信号应用中，为了满足严格的电路性能要求，电路设计者需要多晶硅电阻器的更低公差。
在当前技术水平下，通过在源极/漏极(S/D)注入步骤和/或发射极(emitter)注入步骤期间将掺杂剂离子注入到多晶硅层中来制造多晶硅电阻器。各区域中注入的掺杂剂然后利用快速热退火工艺被激活。接着，电介质层例如氮化物应用到多晶硅电阻器的本体(body)从而保护多晶硅电阻器的本体免于在后续的硅化(silicidation)步骤中被硅化。
然后，多晶硅电阻器的末端通常被暴露且通过采用传统硅化工艺被硅化，该传统硅化工艺包括沉积金属在暴露的多晶硅端部上且退火。根据所沉积金属的类型，在形成硅化物中可使用单步或两步退火工艺。两步退火通常包括硅化形成退火和硅化转变退火。在退火步骤期间，多晶硅电阻器的电阻通常改变，使得电阻值不再满足预定和要求的电阻值。
除了硅化退火(例如形成退火和转变退火)之外其它的热周期(thermalcycle)也会负面影响多晶硅电阻器的电阻。例如，用于激活源极/漏极区域内的掺杂剂的退火、在掺杂的多晶硅层上沉积各种材料的温度、以及栅极侧壁氧化也能改变该电阻值，使得它不再满足预定规格。
共同受让且共同未决的2003年9月30日提交的美国申请序列号为10/605439的申请描述了用于制造高精密多晶硅电阻器的工艺，其能避免一些所述问题，特别是上述热周期导致的电阻改变。特别地，在申请No.10/605439的实施例中，通过在具有部分形成的带多晶硅层的多晶硅电阻器的晶片或芯片上进行用于发射极/FET激活工艺的快速热退火、在多晶硅层上沉积保护层从而保护多晶硅层免受后续硅化物处理的影响、穿过所述保护层将掺杂剂离子注入到多晶硅层中、以及进行硅化物处理从而形成精密多晶硅电阻器。
关于申请No.10/605439所公开的此实施例，该现有技术要求多晶硅层中所注入的掺杂剂通过硅化退火被激活。当硅化物退火在大于700℃的温度下进行时，利用申请No.10/605439中公开的第二方法，多晶硅层内掺杂剂的激活(activation)是可行的。然而，对于其中退火温度低于700℃且优选低于400℃的低温硅化工艺，申请No.10/605439中公开的方法不是很有效地起作用，因为低硅化温度不能完全激活多晶硅层内的掺杂剂。因此，所得电阻器将表现出由其它热处理导致的一些电阻变化。
考虑到制造含Si电阻器例如多晶硅或多晶硅锗(polySiGe)的现有技术工艺的上述缺点，尤其是控制电阻器的电阻方面的困难，需要开发新的改进的方法，其中能够制造包括多晶硅或多晶硅锗电阻器的电阻器，所述电阻器与传统多晶硅电阻器相比表现出更小的薄膜电阻变化。
发明内容
本发明提供制造高精密含硅电阻器的方法，其中电阻器利用低温硅化物工艺(约700℃或更低)形成为在互补金属氧化物半导体(CMOS)工艺中集成的分立器件。本发明的该方法克服了现有技术工艺中提到的缺点，包括上面结合申请No.10/605439提到的问题。因此，在一些方面，本发明改进了申请No.10/605439中公开的方法。
根据本发明的第一方法，可利用如下工艺步骤制造高精密含Si电阻器提供结构，其包括至少一个电阻器器件区域和至少一个其它类型的器件区域，其中所述至少一个电阻器器件区域包括含Si层且所述至少一个其它类型的器件区域具有形成在其中的激活的掺杂剂区域；以约1E14(1014)原子/cm2或更大的离子剂量将第一导电类型掺杂剂注入到所述含Si层中；以及在所述至少一个电阻器器件区域中所述含Si层上在激活所述含Si层内所述第一导电类型掺杂剂的温度下形成保护性电介质层。
在形成保护性电介质层之后可进行硅化工艺。在一些实施例中，可利用硅化工艺来部分地激活含Si层内的掺杂剂。在本发明该方法的一实施例中，如果使用高度掺杂的原位含Si层，则高离子剂量注入步骤可被避免且因此被消除。术语“高度掺杂”表示约1020(即1E20)原子/cm3或更大的掺杂剂浓度。
本发明的第二方法包括步骤提供结构，其包括至少一个电阻器器件区域和至少一个其它类型的器件区域，其中所述至少一个电阻器器件区域包括含Si层且所述至少一个其它类型的器件区域具有形成在其中的激活的掺杂剂区域；在所述至少一个电阻器器件区域中所述含Si层上形成保护性电介质层；将第一导电类型掺杂剂注入到所述含Si层中；对所述含Si层进行激活退火；以及在约700℃或更低的温度下进行硅化物工艺。
在第二方法的一个实施例中，所述硅化物工艺是在约400℃或更低的温度下进行的NiSi工艺。
本发明的第三方法包括步骤提供结构，其包括至少一个电阻器器件区域和至少一个其它类型的器件区域，其中所述至少一个电阻器器件区域包括含Si层且所述至少一个其它类型的器件区域具有未激活的掺杂剂区域；以约1E16原子/cm2或更大的离子剂量将第一导电类型掺杂剂注入到所述含Si层中；以及使所述结构经历激活退火，其中所述激活退火激活所述含Si层内的所述第一导电类型掺杂剂和所述未激活的掺杂剂区域。
在本发明第三方法中可在该激活退火步骤之后进行保护性电介质层和硅化工艺。
图1A-1D是示出本发明的第一方法中采用的基本处理步骤的图形表示(通过横截面图)；图2A-2D是示出在本发明的第二方法中采用的基本处理步骤的图形表示(通过横截面图)；图3A-3D是示出在本发明的第三方法中采用的基本处理步骤的图形表示(通过横截面图)；图4是利用本发明的第三方法获得的整个晶片％标准偏差与硼注入剂量的关系图。
具体实施例方式
现在将参照本申请的各附图更详细地描述本发明，本发明提供用于制造精密含Si电阻器的工艺，所述含Si电阻器与传统含Si电阻器相比表现出更小的薄膜电阻变化。这里提供附图是以示例为目的，因此它们不符合比例。
另外，本发明的附图示出半导体晶片或芯片的片断(fragment)，其中仅示出一个电阻器器件区域。尽管附图仅示出单个电阻器器件区域的存在，但是本工艺可用于在单个半导体芯片或晶片的表面上在不同的电阻器器件区域形成多个电阻器。包括双极晶体管和/或CMOS器件诸如FET的其它器件区域可形成到本申请的附图所示的电阻器器件区域的外围(periphery)。不同类型的器件区域通常通过隔离区(isolgtion region)例如沟槽隔离区彼此隔离。
首先参照图1A所示的初始结构10(即部分电阻器)。初始结构10包括半导体衬底12、位于半导体衬底12上的可选的第一电介质层14、位于可选的第一电介质层14或者半导体衬底12上的多晶硅(polySi)或多晶硅锗(polySiGe)(下文称为含Si)层16、以及位于含Si层16上的第二电介质层18。
图1A所示的初始结构10的半导体衬底12包括任何半导体材料，所述任何半导体材料包括但不限于Si、Ge、SiGe、SiC、SiGeC、Ga、GaAs、InAs、InP、绝缘体上硅、绝缘体上SiGe和所有其它III/V化合物半导体。这些半导体材料中，高度优选的是半导体衬底12由含Si半导体构成。
半导体衬底12可以是掺杂的、未掺杂的或者其中含有掺杂和未掺杂的区域。半导体衬底可以是受应力的(strained)、不受应力的或其结合。另外，半导体衬底12可具有任何晶体学取向例如(100)、(111)或(110)。半导体衬底12可包括有源器件区域和/或嵌入(embed)其表面中的器件隔离区域。为清楚起见，图1A中未示出这些区域，但半导体衬底12中可以存在这些区域。例如，含Si层16可直接形成在存在于衬底12内或上的隔离区域例如沟槽隔离区域或场氧化物区域上。在这样的实施例中，可选的第一电介质层14通常不形成在隔离区域上。
当存在时，可选的第一电介质层14由能够用作半导体衬底12与后面将形成的激活的电阻器区域16a之间的绝缘体的任何材料构成。因此本发明考虑使用无机和有机电介质材料作为可选的第一电介质层14。用作可选的第一电介质层14的合适的电介质材料包括但不限于SiO2、Si3N4、诸如钛酸锶钡的钙钛矿型氧化物、金刚石、类金刚石碳、聚酰亚胺、含硅聚合物以及其它类似的电介质材料。上述电介质材料中，高度优选的是可选的第一电介质层14由SiO2或Si3N4构成。
可选的第一电介质层14通过利用热生长工艺生长电介质层或通过利用沉积技术沉积电介质层形成在半导体衬底12的表面上，所述沉积技术例如为化学气相沉积(CVD)、等离子体辅助化学气相沉积、旋涂(spin-oncoating)、浸涂(dip coating)和本领域技术人员公知的其它沉积工艺。虽然对于本发明来说并不严格，但是可选的第一电介质层14的最终厚度通常为从约100至约3000。如果需要，包含半导体衬底12和可选的第一电介质层14的结构可利用本领域技术人员公知的平坦化技术例如化学机械抛光(CMP)或研磨被平坦化。
接着，含Si层16利用本领域技术人员公知的沉积技术形成在可选的第一电介质层14或半导体衬底12(当可选的第一电介质层14不存在时)的表面上。例如，化学气相沉积、等离子体辅助化学气相沉积或溅镀可用于形成含Si层16。供选地，含Si层16可通过外延生长工艺形成。如上所述，术语“含Si层”指的是多晶硅或多晶硅锗。在本发明的一个实施例中，优选的是含Si层16含有多晶硅。
形成在电阻器器件区域外的含Si层16可被用于形成双极晶体管的发射极或基极、和/或CMOS器件的栅极导体。在那些区域中，且在本发明的第一方法中，其它器件区域已经被处理至这样的情况，即其中掺杂剂区域，尤其是源极/漏极掺杂剂，通过利用热退火工艺例如快速热退火(RTA)已经被激活。标准快速热退火通常在900℃或以上进行30秒或更短。
用于沉积含Si层16的高度优选的方法是通过有或没有锗源时硅烷在低温例如600℃至750℃之间的热分解(pyrolysis)。含Si层16的厚度通常为从约500至约3000，对本发明来说该厚度并不严格。
然后，包括无机电介质例如氧化物、氮化物、氧氮化物或其任意组合的第二电介质层18形成在含Si层16上。第二电介质层18优选是氧化物例如SiO2。第二电介质层18利用上面在形成可选的第一电介质层14中提到的技术之一形成。
然后，如图1B所示，掺杂剂离子20通过第二电介质层18注入到每个电阻器器件区域的含Si层16中。在本发明的此方法中，掺杂剂离子20利用约1014(即1E14)原子/cm2或更大的离子剂量注入，从约1015至约2×1016原子/cm2的离子剂量是更普通的。掺杂剂离子20被注入从而在每个电阻器器件区域中含Si层16内提供从约1018至约1021原子/cm3的掺杂剂浓度。可以选择特定的掺杂剂浓度从而为含Si层16提供预定和期望的电阻值。
在本发明的此阶段可使用任何传统的n或p型掺杂剂离子。因此，本发明能够形成p-、p+、n-、或n+电阻器。优选地，本发明中形成p+电阻器，尤其是多晶硅。普通p型掺杂剂包括元素周期表IIIA族中的元素，普通n型掺杂剂包括元素周期表VA族中的元素。
在本发明第一方法的实施例中，如果使用高掺杂的原位含Si层，则上述高离子剂量注入步骤可被避免且因此被消除。术语“高掺杂”表示约1020原子/cm3或更大的掺杂剂浓度。因此，在该第一方法中，可以形成原位掺杂的含Si层代替未掺杂的含Si层16。原位掺杂的含Si层利用本领域技术人员公知的任何原位掺杂沉积工艺形成。
返回参照图1A-1D所示的基本工艺流程，每个电阻器器件区域内含Si层16的掺杂之后，含Si层16内的掺杂剂被激活。根据本发明的第一方法，含Si层16内的掺杂剂通过将保护性电介质层22沉积在掺杂的含Si层16的表面上而被激活。图1C示出保护性电介质层22的沉积之后的结构。注意在该结构中，含Si层内的掺杂剂被激活。图中，附图标记16a表示激活的含Si层。
因此根据本发明第一方法，保护性电介质层22的沉积在将激活含Si层16内的掺杂剂的温度下这样进行。具体地，保护性电介质层22的沉积在约700℃或更高的温度下进行，从约700℃至约800℃的温度是更普通的。因此可以采用在上述温度范围内能形成保护性电介质层22的任何沉积技术。例如，可以利用快速热化学气相沉积工艺。供选地，可以利用低压化学气相沉积来沉积保护性电介质层22，同时激活含Si层16内的掺杂剂。
保护性电介质层22通常由不同于第二电介质层18的无机电介质构成。特别地，保护性电介质层22由氧化物、氮化物、氧氮化物或其任何组合构成，其包括多层。保护性电介质层22通常是氮化物例如SiN。保护性电介质层22的厚度可根据形成其所采用的材料类型和沉积工艺而变化。通常，保护性电介质材料具有从约10至约1000的厚度。
在本发明第一方法的一些实施例中，第二电介质层18和保护性电介质层22然后通过光刻被构图且被蚀刻从而暴露掺杂的含Si层16a的末端表面区域。然后导电金属形成在每个暴露的末端表面区域上，所述导电金属通过与下面的且接触的激活的含Si层16a反应而能够转化成硅化物。本发明中能够采用的导电金属的示例包括但不限于Ni、Ti、W、Co、以及其它类似金属，包括其合金。高度优选的金属包括Ni和Co。在本发明的此阶段形成的导电金属的厚度可以变化。导电金属的通常厚度范围是从约100至约500。
导电金属通常利用本领域技术人员公知的任何沉积工艺形成。可用于形成导电金属的合适的沉积工艺的说明性示例包括但不限于溅镀、原子层沉积、蒸镀、化学气相沉积、化学溶液沉积和其它类似沉积工艺。
导电金属沉积之后，该结构经历硅化退火，该硅化退火可包括一步或两步退火。硅化退火条件可根据先前沉积的导电金属而改变。这样的退火条件对本领域技术人员来说是公知的。硅化退火也可用来辅助掺杂的含Si层16内掺杂剂的激活。
硅化物退火是在气体气氛例如He、Ar、Ne、N2和/或形成气体中进行的自对准工艺。该硅化物退火步骤可使用不同的气氛或者该退火步骤可在相同的气氛中进行。例如，He可以用在两个退火步骤中，或者He可用在第一退火步骤中且形成气体(forming gas)可用在第二退火步骤中。
一步退火在约300℃至约800℃的温度下进行。更优选地，一步退火在约500℃至约700℃的温度下进行。当使用Ni作为导电金属时通常使用一步退火且可以利用低至300℃的温度。蚀刻步骤可接着一步硅化物退火从而从该结构去除任何未反应的金属。
两步退火工艺包括第一退火步骤和第二退火步骤。蚀刻步骤通常在两退火之间进行从而去除任何未反应的金属。通常，形成高电阻硅化物相材料的第一退火步骤利用连续加热方式或各种上升和保持(ramp and soak)加热周期在从约400至约600℃的温度下进行。更优选地，第一退火步骤在从约450℃至约550℃的温度下进行。第二退火步骤利用连续加热方式或各种上升和保持加热周期在从约600℃至约900℃的温度下进行。更优选地，第二退火步骤在从约700℃至约800℃的温度进行，用于钴到最终的低电阻率CoSi2相的转化。第二退火将高电阻硅化物转变成低电阻硅化物相，且对于各种导电金属这些温度是本领域技术人员公知的。
进行硅化物退火之后的所得结构例如在图1D中被示出。附图标记24表示利用上述步骤形成的硅化物接触区域。精密电阻器包括层18、16a、以及12。
根据所制造的器件，利用公知的FEOL(生产线前端，front-end-of-the-line)工艺在硅化物形成之后完成双极晶体管和/或CMOS器件的形成。另外，在本发明的此阶段可采用传统BEOL(生产线后端，back-end-of-the-line)工艺从而将电阻器的硅化物接触区域连接至外部金属线(external wire)。
图2A-2D示出本发明的第二方法。本发明的第二方法开始于提供图2A所示的结构50。具体地，结构50包括半导体衬底12、位于半导体衬底12的表面上的可选的第一电介质14、位于可选的第一电介质层14或半导体衬底12的表面上的含Si层16、位于含Si层16上的第二电介质层18、以及位于第二电介质层上的保护性电介质层22。包括层12、14、16和18的结构50利用上面关于第一方法描述的处理步骤形成；特别参见图1A和相关文字。电介质保护层22可利用第一方法中描述的工艺形成。供选地，包括低沉积技术的其它沉积工艺可用于形成保护性电介质层22。在此实施例中，其它器件区域的掺杂剂区域即源极/漏极扩散区域在形成保护性电介质层22之前被激活。
然后，参见图2B，掺杂剂离子20通过保护性电介质层22和第二电介质层18注入到含Si层16中。在本发明的此方法中，掺杂剂离子20利用约1014至约2×1016原子/cm2的离子剂量注入，从约1015至约2×1016原子/cm2的离子剂量是更普通的。掺杂剂离子20被注入从而在每个电阻器器件区域中含Si层16内提供从约1018至约1021原子/cm3的掺杂剂浓度。可以选择特定的掺杂剂浓度从而为含Si层16提供预定和期望的电阻值。
在本发明的此阶段可以使用任何常规的n或p型掺杂剂离子。这样，本发明能够形成p-、p+、n-、或n+电阻器。优选地，本发明中形成p+电阻器，尤其是多晶硅。普通的p型掺杂剂包括元素周期表IIIA族中的元素，普通的n型掺杂剂包括元素周期表VA族中的元素。
然后利用单独退火(separate anneal)来激活含Si层16内的掺杂剂，在本发明第二方法的此阶段通常利用熔炉退火(furnace anneal)或快速热退火(RTA)来进行此退火。通常，该退火步骤在不活泼气体(inert gas)气氛例如He、Ar、Ne和/或N2中进行，所述不活泼气体可与小于约10％的氧气混合。也可以在电阻器的该退火期间利用氧化环境代替不活泼气体气氛。
退火的确切温度和时间根据所用的退火技术以及层16中的掺杂剂类型而变化。例如，当采用熔炉退火且使用硼作为掺杂剂种类时，退火在约900℃的温度下进行约20分钟的时段。对于相同的掺杂剂种类，RTA在约950℃进行约7秒。另一方面，当As作为掺杂剂种类时，熔炉退火在约750℃进行约20分钟。当RTA用于激活As时可以使用减少的退火时间。总的来说，单独激活退火在约600℃至800℃的温度下进行从而限制此额外热周期对已经形成在衬底上的任何其它器件例如晶体管、电容器、二极管或者甚至其它电阻器的影响。注意，可以利用的最高温度完全取决于已经形成在衬底上的其它器件例如晶体管、电容器、二极管或者甚至其它电阻器的温度敏感度。该敏感度趋于将此额外退火的最高温度降低至约800℃。
包括激活的含Si层16a的所得结构示于图2C中。在本发明的一些实施例中，保护性电介质层22和第二电介质层18然后通过光刻被构图且被蚀刻从而暴露激活的含Si层16a的末端表面区域。然后在每个暴露的末端表面区域上形成导电金属例如上面在本发明第一方法中描述的那些，所述导电金属通过与下面的且接触的激活的含Si层16a反应而能够被转化为硅化物。
导电金属沉积之后，该结构经历硅化退火，如上所述，该硅化退火可包括一步或两步退火。进行硅化物退火之后的所得结构示于例如图2D中。附图标记24表示利用上述步骤形成的硅化物接触区域。精密电阻器包括层18、16a、以及12。
根据所制造的器件，可以在硅化物形成之后利用公知的FEOL工艺完成双极晶体管和/或CMOS器件的形成。另外，在本发明的此阶段可采用传统BEOL工艺来将电阻器的硅化物接触区域连接至外部金属线。
图3A-3D示出本发明的第三方法。与上述两种方法不同，其它器件区域内的掺杂剂区域在含Si层的注入期间是未激活的(inactivated)。图3A示出包括半导体衬底12、可选的第一电介质层14、含Si层16、以及第二电介质层18的初始结构60。结构60如本发明第一方法中所描述的那样形成；特别参见图1A和相关文字。
然后如图3B所示，含Si层16利用约1E16原子/cm2或更大的离子剂量被掺杂以掺杂剂离子20，从约1E16至约4E16原子/cm2的离子剂量是更普通的。掺杂剂离子20被注入从而在每个电阻器器件区域中含Si层16内提供从约1020至约1022原子/cm3的掺杂剂浓度。可以选择特定的掺杂剂浓度从而为含Si层16提供预定和期望的电阻值。
在本发明的此阶段可以使用任何传统的n型或p型掺杂剂离子。因此，本发明能够形成p+或n+电阻器。优选地，本发明中形成p+电阻器，尤其是多晶硅。普通的p型掺杂剂包括元素周期表IIIA族中的元素，常见的n型掺杂剂包括元素周期表VA族中的元素。
然后利用单独退火(separate anneal)激活含Si层16内的掺杂剂以及其它器件区域内的未激活的掺杂剂，在本发明第三方法的此阶段通常利用熔炉退火或快速热退火(RTA)来实施该退火。通常，该退火步骤在不活泼气体(inert gas)气氛例如He、Ar、Ne和/或N2中进行，所述不活泼气体可与小于约10％的氧气混合。也可以在电阻器的该退火期间利用氧化环境代替不活泼气体气氛。
退火的确切温度和时间根据所用的退火技术以及在层16中发现的掺杂剂的类型而变化。例如，当采用熔炉退火且使用硼作为掺杂剂种类时，退火在约900℃的温度下进行约20分钟的时段。对于相同的掺杂剂种类，RTA在约950℃进行约7秒。另一方面，当As作为掺杂剂种类时，熔炉退火在约750℃进行约20分钟。当RTA用于激活As时可以使用减少的退火时间。总的来说，单独激活退火在约600℃或以上的温度下进行图3C示出可选的保护性电介质层22形成在现已激活的含Si层16a的表面上之后的结构，图3D示出硅化激活的含Si层16a的末端之后的结构。该硅化物区域由附图标记24表示。
图4是利用本发明第三方法获得的整个晶片％标准偏差(Across Wafer％Standard Deviation)与硼注入剂量的关系图。此图示出随着注入剂量增加观察到更好的整个晶片偏差。这与更好的公差控制相关。x轴上的最小剂量是3E15且最大剂量是1E16原子/cm2。该结果产生在包含2000多晶硅层的晶片上，该多晶硅层中硼注入在30keV进行。硼注入之后，采用退火(988℃，5秒)来激活硼掺杂剂。在整个晶片的49个位置上进行标准4点探针电阻测量。
尽管参照其优选实施例描述和显示了本发明，但是本领域技术人员将理解，在不脱离本发明的精神和范围情况下可以进行形式和细节上的上述和其它改变。因此，本发明不局限于所描述和显示的具体形式，而是落在所附权利要求的范围内。
权利要求
1.一种制造精密含Si电阻器的方法，包括提供结构，其包括至少一个电阻器器件区域和至少一个其它类型的器件区域，其中所述至少一个电阻器器件区域包括含Si层且所述至少一个其它类型的器件区域具有形成在其中的激活的掺杂剂区域；以约1E14原子/cm2或更大的离子剂量将第一导电类型掺杂剂注入到所述含Si层中；以及在所述至少一个电阻器器件区域中所述含Si层上在激活所述含Si层内的所述第一导电类型掺杂剂的温度下形成保护性电介质层。
2.如权利要求1所述的方法，其中所述含Si层包括多晶硅或多晶硅锗中的至少一种。
3.如权利要求1所述的方法，其中所述第一导电类型掺杂剂是p型掺杂剂。
4.如权利要求1所述的方法，其中所述离子剂量为从约1E15至约2E16原子/cm2。
5.如权利要求1所述的方法，其中形成所述保护性电介质层的所述温度为约700℃或更高。
6.如权利要求5所述的方法，其中所述形成所述保护性电介质层包括快速热化学气相沉积工艺。
7.如权利要求1所述的方法，还包括使所述结构经历硅化步骤。
8.如权利要求1所述的方法，其中所述含Si层通过原位掺杂沉积工艺形成且因而消除所述注入步骤。
9.一种制造精密含Si电阻器的方法，包括提供结构，其包括至少一个电阻器器件区域和至少一个其它类型的器件区域，其中所述至少一个电阻器器件区域包括含Si层且所述至少一个其它类型的器件区域具有形成在其中的激活的掺杂剂区域；在所述至少一个电阻器器件区域中所述含Si层上形成保护性电介质层；将第一导电类型掺杂剂注入到所述含Si层中；对所述含Si层进行激活退火；以及在约700℃或更低的温度下实施硅化物工艺。
10.如权利要求9所述的方法，其中所述含Si层包括多晶硅或多晶硅锗中的至少一种。
11.如权利要求9所述的方法，其中所述第一导电类型掺杂剂是p型掺杂剂。
12.如权利要求9所述的方法，其中所述注入包括从约1E14至约2E16原子/cm2的离子剂量。
13.如权利要求9所述的方法，其中进行所述激活退火包括约600℃或更高的温度。
14.如权利要求9所述的方法，其中所述硅化物工艺是在约400℃或更低的温度下进行的NiSi工艺。
15.一种制造精密含Si电阻器的方法，包括提供结构，其包括至少一个电阻器器件区域和至少一个其它类型的器件区域，其中所述至少一个电阻器器件区域包括含Si层且所述至少一个其它类型的器件区域具有未激活的掺杂剂区域；以约1E16原子/cm2或更大的离子剂量将第一导电类型掺杂剂注入到所述含Si层中；以及使所述结构经历激活退火，其中所述激活退火激活所述含Si层内所述第一导电类型掺杂剂和所述未激活的掺杂剂区域。
16.如权利要求15所述的方法，其中所述含Si层包括多晶硅或多晶硅锗中的至少一种。
17.如权利要求15所述的方法，其中所述第一导电类型掺杂剂是p型掺杂剂。
18.如权利要求15所述的方法，其中所述注入包括从约1E16至约4E16原子/cm2的离子剂量。
19.如权利要求15所述的方法，还包括形成保护性电介质层的步骤。
20.如权利要求15所述的方法，还包括在所述激活退火之后使所述结构经历硅化工艺的步骤。
全文摘要
本发明提供制造高精密含硅电阻器的各种方法，其中电阻器利用低温硅化形成为在互补金属氧化物半导体(CMOS)工艺中集成的分立器件。在一些实施例中，含Si层在激活之前被注入有高剂量离子。通过保护性电介质层的沉积、或单独激活退火可以进行该激活。在另一实施例中，利用高度掺杂的原位含Si层从而消除对注入含Si层的需要。
文档编号H01L21/82GK1828867SQ200610004530
公开日2006年9月6日 申请日期2006年1月27日 优先权日2005年1月27日
发明者罗伯特·M·拉塞尔, 道格拉斯·D·库尔鲍, 约翰·E·弗洛基 申请人:国际商业机器公司