专利名称：利用具有热流动特性的负光刻胶层制造半导体的方法
技术领域：
本发明涉及一种制造半导体元件的方法，且特别涉及一种利用具有热流动特性的负光刻胶层制造半导体元件的方法。
背景技术：
集成电路由位于半导体基板上一个或多个元件组装所构成。通过组装工艺及材料的改良，过去数十年来已持续降低半导体元件的几何尺寸。例如现今的工艺可产生几何尺寸90纳米以下(工艺可完成的最小组成或排列)的元件，然而为了缩小元件的几何尺寸也为材料及组装工艺带来了需要克服的新挑战。
发明内容
因此本发明的目的就是提供一种制造半导体元件的方法，特别是涉及一种利用具有热流动特性的负光刻胶层制造半导体的方法，以达到符合经济、缩小元件尺寸，并具有精确对准性的半导体显影工艺。
根据本发明之上述目的，提出一种制造半导体元件的方法，形成聚合物层覆盖于下方层及基板之上。首先利用可流动的聚合物材料涂布于下方层之上，并通过快速转动基板产生的离心力使聚合物材料于下方层表面均匀分布，接着在软烤工艺中此聚合物材料可凝固形成聚合物层。
此聚合物层为具有热流动性的负光刻胶(negative photoresist)，特别是此聚合物层于曝光后不会出现交连结构(或仅有极微的交连结构)，并可于特定温度下加热流动。此聚合物层至少包含亲水性对三醇(hydrophilicpendant tertiary alcohol)，使此聚合物层可溶于显影剂例如氢氧化四甲基铵(tetra-methyl-ammonium hydroxide；TMAH)中。
此图案化工艺为利用无铬膜光刻掩膜(chromium-less mask)可化学性修饰聚合物层的曝光部分，使曝光部分的亲水性对三醇转变为亲酯性对烯烃(lipophilic pendant olefin)，因而使聚合物层不会流动且不能被显影剂所溶解，此极性的改变也对于减少或消除聚合物层的膨胀效应有影响。
随后将此聚合物层显影，并通过移除聚合物层的未曝光部分(可溶于显影剂)而产生至少一个孔洞，并将聚合物层加热一段特定的时间，已知温度、时间及其他变因皆可能改变聚合物层的化学组成，该聚合物层因加热而流动且有效的使孔洞缩小。
接着利用蚀刻工艺透过已缩小的孔洞将下方层蚀刻，可使用气体例如氢氟酸(hydrofluoric；HF)或缓冲氢氟酸(buffered hydrofluoric；BHF)进行蚀刻工艺。由于聚合物层的流动使孔洞的尺寸缩小，因而在下方层上的孔洞蚀刻后的尺寸将比在光刻掩膜的相对应区域上来得小。聚合物层随后被移除并露出蚀刻后的下方层。此移除步骤可以通过氧气或氮气干蚀刻法或以显影剂来完成，或利用其他工艺例如化学机械平坦化(CMP)工艺完成。
为让本发明之上述和其他目的、特征、优点与实施例能更明显易懂，附图之详细说明如下图1为依照本发明一较佳实施例的一种制造具有热流动特性负光刻胶的一部分半导体元件的方法流程图。
图2为元件依照图1所示的方法形成聚合物层的截面图。
图3为一种图2所示的元件依照图1所示的步骤于聚合物层进行图案化工艺的截面图。
图4为一种图2所示的元件依照图1所示的步骤将聚合物层显影的截面图。
图5为一种图2所示的元件依照图1所示的步骤加热后的截面图。
图6为一种图2所示的元件依照图1所示的步骤蚀刻聚合物层下方下方层的截面图。
图7为一种图2所示的元件依照图1所示的步骤将聚合物层移除后的剩余部分的截面图。
图8为依照本发明所披露的较佳实施例的一种集成电路元件构造截面图。
主要元件标记说明10方法12涂布步骤14曝光步骤16显影步骤18加热步骤20蚀刻步骤22移除步骤100元件102基板 104下方层106聚合物层 110光刻掩膜112曝光区 114非曝光区116孔洞 200集成电路202金氧半场效晶体管元件 204基板206金属线 208介层窗210介电层具体实施方式
接下来所披露的许多不同实施例，于后描述其特定的组成物及排列，用以说明所披露的实施内容，其内容仅为例示而非用以限定本发明。另外，本发明所披露的内容可能重复提到数次及/或运用在不同的实施例中，这种重复是为了使目的简要及明确。此外，有关描述第一结构覆盖或位于第二结构上的叙述，可包括此第一结构及此第二结构直接接触的实施例，也包括附加的结构介入此第一与此第二结构之间，使此第一与第二结构没有直接接触。
参照图1，方法10为说明无铬膜光刻掩膜包含具有热流动特性的负光刻胶。接下来的描述需参照图2到图7，以说明图1的制造半导体元件的方法10的不同步骤过程。
半导体光刻工艺一般使用正光刻胶或负光刻胶中的一种。正光刻胶可具有热流动能力，通常使用于高分辨率的图案化工艺，热流动能力使正光刻胶能在加热过程中流动，然而使用正光刻胶可能提高焦点深度(depthof focus；DOF，在光刻工艺时沿着光轴通过照射表面结构的对焦距离)，也可能提高光刻掩膜误差因子(mask error factor；MEF)。光刻掩膜误差因子可被看成是在晶片上的关键尺寸(critical dimension；CD)与光刻胶上关键尺寸误差的比值。关键尺寸为可于半导体制造时利用公知技术形成的最小几何特征尺寸(如内连线、接触点及沟渠的宽度)。
负光刻胶应用于较低成本的批量生产制造(例如用于组装印刷电路板)，然而，当暴露于某种光波时负光刻胶会形成交连结构(cross-linking)，利用光化学的重排以形成新的不可溶性产物。曝光后烘烤工艺可强化交连结构，此交连结构使曝光后的负光刻胶不具有热流动能力，也可使其不可溶于许多显影剂。运用无铬膜光刻掩膜进行图案化工艺可以对光刻掩膜误差因子有所改善。但是无铬膜光刻掩膜使用于可流动的正光刻胶时的效果不佳，因为无铬膜光刻掩膜是透明的，其作用时的破坏性干扰，使得无铬膜光刻掩膜用于正光刻胶时较难以形成孔洞。当无铬膜光刻掩膜使用于负光刻胶时进行图案化工艺，在曝光时会产生交连结构因而使负光刻胶不会流动，因此无法运用热流动增加焦点深度。因此，唯有使用无铬膜光刻掩膜于非架桥性负光刻胶时，才可以同时兼具无铬膜光刻掩膜进行图案化工艺对光刻掩膜误差因子有所改善，以及热流动对焦点深度的改善。参照图2与图1的涂布步骤12，形成聚合物层106覆盖于下方层104及基板102之上，此下方层104已于方法10开始前于基板102之上形成。
此基板102可包含基本半导体(如结晶硅、多晶硅、非晶硅及锗)、化合物半导体(如碳化硅及砷化镓)、合金半导体(如锗化硅、磷砷化镓、砷铟化铝、砷镓化铝及磷铟化镓)及/或其所组成的族群。基板102可包含半导体材料位于绝缘层上，如硅覆绝缘层(silicon-on-insulator；SOI)，或薄膜晶体管(thin film transistor；TFT)。一实施例中，基板102也可包含掺杂外延层(dope epitaxial layer)，基板102也可包含多硅结构或多层的复合半导体结构。
下方层104(可为多层及/或结构)可通过热氧化(thermal oxidation)、原子层沉积(atomic layer deposition；ALD)、化学气相沉积(chemical vapordeposition；CVD)、物理气相沉积(physical vapor deposition；PVD)、等离子增强式化学气相沉积(plasma enhanced CVD；PECVD)及/或其他的工艺形成。此外，此下方层104可包含一种或一种以上不同厚度的材料，其材料及/或厚度不为所披露的范围所限制，而是以下方层的用途所需为基准。
聚合物层106可通过一种工艺如旋涂式涂布(spin-on coating)，例如，下方层104利用可流动的聚合物材料涂布于下方层104上，通过快速转动基板102的离心力使聚合物材料均匀分布于下方层104表面，接着利用低温烘烤工艺使此聚合物材料凝固以形成聚合物层106。
聚合物层106为具有热流动性的负光刻胶，特别是此聚合物层106不会在曝光后呈现交连结构(或仅有极微的交连结构)，并于某一温度加热下可以流动(例如在烘烤工艺条件下)。于本发明之一实施例中，此聚合物层106含有亲水性对三醇，且此聚合物层106可被显影剂，例如氢氧化四甲基铵(tetra-methyl-ammonium hydroxide；TMAH)溶解。
参照曝光步骤14及图3，元件100进行图案化工艺(例如曝光工艺)。光刻掩膜110，在此以无铬膜光刻掩膜为例，可提供图案于聚合物层106。曝光工艺应用于曝光区112及非曝光区114。如前所述，此曝光工艺不会导致聚合物层106产生交连结构(或仅引起极微的交连结构产生)。利用无铬膜光刻掩膜于聚合物层106的负光刻胶，可帮助在下方层104的孔洞印刷，以配合最小光刻掩膜误差因子。
本发明之实施例中，于聚合物层106上进行曝光后烘烤工艺(postexposure baking；PEB)。经过曝光及曝光后烘烤工艺后，亲水性对三醇形成聚合物层106的曝光区112，经化学性修饰成亲酯性对烯烃，此过程使聚合物层106产生极性改变，并使聚合物层106的曝光区112不可溶(或极难溶)于显影剂中。此极性的改变也对于减少或消除聚合物层106的膨胀效应有影响。
参照显影步骤16及图4，经曝光后烘烤工艺后，于元件100上进行显影步骤。如图4所示，孔洞116的非曝光区114被显影剂移除，需注意的是每个孔洞116及未被移除的曝光区112的范围实际上即为光刻掩膜110的相对应区域。
参照加热步骤18及图5，元件100于预先的温度(大约介于130到180℃之间)下加热(如烘烤)一段特定的时间(大约介于0.5到2分钟)。已知温度、时间及其他变化因素(例如压力)，可能改变聚合物层106的化学组成。在烘烤工艺中聚合物层106的曝光区112可以流动，且有效的促进焦点深度如孔洞116变小。聚合物层106的流动量的可通过控制温度、持续时间及/或加热工艺的其他因素来调节，且亦可能取决于聚合物层106的化学组成。
参照蚀刻步骤20及图6，为利用蚀刻工艺蚀刻下方层104。如前所述，通过化学性改变使聚合物层106由亲水性对三醇转变为亲酯性对烯烃，可使聚合物层106变得不溶或十分难溶于显影剂。比起先前的状态，此聚合物层106将更能抵抗蚀刻，使得下方层104进行蚀刻工艺的同时不致伤害聚合物层106。举例来说，如果下方层104为一种材料(例如氧化硅)所形成的介电层，接着包括使用一种气体例如氢氟酸(hydrofluoric；HF)或缓冲氢氟酸(buffered hydrofluoric；BHF)进行蚀刻。于温度大约0到100℃、气压大约10到200毫陶尔，一次时间大约介于0.5到3分钟之间。由于聚合物层106的流动使孔洞116的尺寸缩小，因而在下方层104上蚀刻的孔洞将比在光刻掩膜110的相对应区域上来得较小。
参照移除步骤22及图7，聚合物层106可被移除，以露出蚀刻后的下方层104。此移除步骤可以通过氧气或氮气干蚀刻法或以显影剂如EKC270-T(购自DuPont Electronic Technologies of California，USA)，或利用其他工艺，例如化学机械平坦化(CMP)工艺来完成。
参照图8，为依照本发明实施例的集成电路200构造的截面图。半导体元件100可通过图2到图7所示的操作完成集成电路200，例如此集成电路200包括利用垂直的内连线所构成的多个介层窗(via)。利用图1所示的方法10，可在介电层形成孔洞以产生此介层窗，接着并以导电材料填满此孔洞。依照本发明之实施例，集成电路200包括于基板204上形成金氧半场效晶体管元件202(metal oxide semiconductor field effect transistor；MOSFET)。
此基板204可包含不同种类的半导体，包括基本半导体、化合物半导体或合金半导体。此基本半导体可包含材料如硅、锗及钻石，化合物半导体可包含材料如碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)及磷化铟(InP)，合金半导体可包含材料如锗化硅(SiGe)、碳硅化锗(SiGeC)、磷砷化镓(GaAsP)、磷铟化镓(GaInP)。基板可包括外延层，例如此基板可具有外延层覆于半导体块材上。此外，此外延层可至少包含与此半导体块材不同的半导体材料，如锗化硅层覆盖硅块材，或硅层覆盖由一种工艺形成的锗化硅块材，此工艺包括选择性外延成长工艺，并且此基板可包含硅覆绝缘层结构。
此金氧半场效晶体管元件202的源极与漏极以介层窗连结到上方金属线206，此介层窗208则穿过介电层210而形成。附加的内连线(例如金属线、介电窗及接触窗)可用于相互连结金氧半场效晶体管元件202及/或此集成电路200的其他部分。此内连线至少包含多层内连线，具有接触窗结构与介质窗结构的垂直内连线，及金属线的平行内连线。此多层内连线可包含以铝、钨或铜或其所组成的族群为基础。例如以铜为基础的多层内连线可包含铜、硅或其所组成的族群。
金氧半场效晶体管元件202可包含源极与漏极、栅极、栅介电层及硅化物结构。栅介电层可包含氧化硅、氮氧化硅、高介电常数材料及/或其所组成的族群。栅介电层可包含硅酸盐类例如硅酸铪(HfSiO4)、氮氧硅铪(HfSiON)、氮化硅铪(HfSiN)、硅酸锆(ZrSiO4)、氮氧硅锆(ZrSiON)及氮化硅锆(ZrSiN)，或金属氧化层例如氧化铝(Al2O3)、氧化锆(ZrO2)、氧化铪(HfO2)、氧化钇(Y2O3)、氧化镧(La2O3)、二氧化钛(TiO2)及氧化钽(Ta2O5)、氮化硅铪(HfSiN)、硅酸锆(ZrSiO4)、氮氧硅锆(ZrSiON)及氮化硅锆(ZrSiN)。此栅介电层可通过热氧化、原子层沉积、化学气相沉积、物理气相沉积及/或其他适用的工艺技术。
此栅极可包含多晶态硅(poly-Si)、多晶态锗化硅(poly-SiGe)及金属例如铜、钨、钛、钌、钽及铪；金属氮化物例如氮化硅钽(TaSiN)、氮化钽(TaN)、氮化钛(TiN)、氮化钨(WN)、氮化钼(MoN)及氮化铪(HfN)；金属氧化物例如氧化钌(RuO2)及氧化铱(IrO2)及其所组成的族群及/或其他导电材料。此栅极可通过化学气相沉积、物理气相沉积、电镀、原子层沉积及/或其他适用的工艺技术完成。栅极侧壁层可包含氮化硅(SixNy)、氧化硅(SiO2)、碳化硅(SiC)、氮氧化硅(SixOyNz)或其所组成的族群，此栅极侧壁层可具有多层结构，其可通过沉积介电材料并进行非等向性蚀刻而形成。
接触层例如硅化物可形成以降低接触电阻(contact resistance)及增进其效能。接触层可包括金属硅化物例如镍硅化物(NiSi)、钴硅化物(CoSi2)、钨硅化物(WSi2)、钽硅化物(TaSi2)、钛硅化物(TiSi2)、铂硅化物(PtSi)、铒硅化物(ErSi2)、钯硅化物(PdSi)或其所组成的族群。一实施例中，可通过硅化工艺形成硅化物，为自对准硅化金属(self-aligned silicide或称为salicide)。
集成电路200可形成完整或部分半导体元件，其中金氧半场效晶体管元件202可包含在内，但并无限定。其被动元件例如阻抗器、电容器及电感器，主动元件例如金氧半场效晶体管、双极晶体管、高压晶体管、高频率晶体管、存储单元或其所组成的族群。
虽然本发明已以一较佳实施例披露如上，然其并非用以限定本发明，任何所属技术领域的技术人员，在不脱离本发明之精神和范围内，当可作各种之更动与改进，例如所述方法的步骤可以不同的施行顺序或联合方式、进一步的区分、置换某些步骤、或完全移除。此外，可结合在方法或在说明书中其他部分所描述的功能，以提供附加及/或替代的功能。因此本发明之保护范围当视权利要求所界定者为准。
权利要求
1.一种制造部分半导体元件的方法，其特征是至少包含形成负光刻胶层，覆盖于下方层上，该负光刻胶层形成后可被显影剂溶解；利用无铬膜光刻掩膜将该负光刻胶层图案化，该图案化至少改变该负光刻胶层的一部分，该被改变的部分不被该显影剂溶解；显影该负光刻胶层以在该负光刻胶层上产生至少一个孔洞，该孔洞可通过移除该负光刻胶层的未改变部分而产生；以及将该负光刻胶层加热，其中该负光刻胶层可因加热流动。
2.根据权利要求1所述的制造部分半导体元件的方法，其特征是该负光刻胶层至少包含亲水性对三醇，该图案化改变将亲水性对三醇转变为亲酯性对烯烃，该显影剂为醇类。
3.根据权利要求1所述的制造部分半导体元件的方法，其特征是还包含加热该负光刻胶层后蚀刻该下方层。
4.根据权利要求3所述的制造部分半导体元件的方法，其特征是还包含于蚀刻后利用显影剂移除该负光刻胶层。
5.根据权利要求3所述的制造部分半导体元件的方法，其特征是还包含于蚀刻后利用化学机械平坦化工艺移除该负光刻胶层。
6.根据权利要求1所述的制造部分半导体元件的方法，其特征是还包含在显影之前加热该已图案化的负光刻胶层。
7.一种制造半导体的方法，其特征是至少包含形成聚合物层，覆盖于下方层上，该聚合物层形成后可被显影剂溶解；利用无铬膜光刻掩膜将该聚合物层曝光以形成图案，至少在该聚合物层上产生曝光部分及未曝光部分，该曝光操作改变该曝光部分的化学特性，被改变的该曝光部分不被该显影剂溶解；将该曝光部分加热，使该曝光部分流动以缩小该孔洞，以及；透过缩小的该孔洞将该下方层蚀刻。
8.根据权利要求7所述的制造半导体的方法，其特征是该聚合物层至少包含亲水性对三醇所形成，该曝光操作将该亲水性对三醇转变为亲酯性对烯烃。
9.根据权利要求7所述的制造半导体的方法，其特征是还包含于蚀刻后利用显影剂移除该聚合物层。
10.根据权利要求7所述的制造半导体的方法，其特征是还包含于蚀刻后利用化学机械平坦化工艺移除该聚合物层。
11.根据权利要求7所述的制造半导体的方法，其特征是还包含于移除该未曝光层之前先加热该聚合物层。
全文摘要
一种制造半导体元件的方法，包括形成负光刻胶层，此负光刻胶层形成后可被显影剂溶解。负光刻胶层利用无铬膜光刻掩膜形成图案，此图案化至少改变负光刻胶层的一部分，使被改变部分不被显影剂所溶解。将已图案化的负光刻胶层显影，并移除未改变的部分以在负光刻胶层上产生至少一个孔洞，并加热负光刻胶层使之流动。
文档编号H01L21/027GK1841206SQ20061006685
公开日2006年10月4日 申请日期2006年3月31日 优先权日2005年3月31日
发明者何邦庆, 施仁杰 申请人:台湾积体电路制造股份有限公司