专利名称：具有鳍类型沟道区域的非易失存储装置及其制备方法
技术领域：
本发明涉及非易失存储装置，更特别地，涉及具有鳍类型沟道区域的非易失存储装置，以及制备其的方法。例如，本发明的非易失存储装置可以包括闪存和半导体-氧化物-氮化物-氧化物-半导体(SONOS)存储器。
背景技术：
例如闪存的非易失存储装置具有插入在控制栅电极和半导体衬底之间的导电性浮置栅电极。该浮置栅电极可以用作存储电荷的存储节点。利用半导体衬底的阈值电压是否根据浮置栅电极的电荷累积而改变，闪存可以读出导电沟道区域是否形成在半导体衬底中。比如SONOS存储器的另外的非易失存储装置可以具有插入在控制栅电极和半导体衬底之间的电荷俘获型存储节点。SONOS存储器以与闪存几乎类似的方式工作。
但是，在非易失存储装置中，由于精细处理技术界定细线宽的极限，存储装置的集成密度和速度增加到达了极限。因此，除了使用用于更窄宽度的精细处理技术外，还努力增加存储容量和存储器速度。
例如，现有技术公开了一种鳍(fin)FET和鳍存储单元。鳍FET可以使用鳍的上表面和侧表面作为沟道区域。因此，鳍FET可以具有面积比平面型晶体管更宽的沟道区域，从而提供更高电流的流动。因此，鳍FET提供了比平面型晶体管更高的性能。
但是，由于现有的鳍FET可以使用绝缘体上硅(Silicon On Insulator，SOI)衬底制备，所以该鳍可以自半导体主体浮置。结果，难于控制使用主体偏压的晶体管的阈值电压，因此CMOS晶体管的阈值电压可能是难于控制的。而且，由于为了提供2位操作的传统的鳍存储单元基于1F的栅极长度使用至少2F×2F的面积，所以每个位的面积是较大的2F2。于是，鳍存储单元的集成度可能是受限的。
发明内容
本发明的实施例提供了一种非易失存储装置，其通过减小每个位的面积和/或控制主体偏压而具有较高集成度并/或具有较高的性能。
本发明的实施例还提供了制备该非易失存储装置的方法。本发明的实施例提出了一种包括半导体衬底的非易失存储装置，该半导体衬底包括主体和至少一对鳍，该至少一对鳍由该主体形成并从其突出并沿一个方向彼此间隔开。
在一个实施例中，该至少一对鳍自所述主体不浮置。
在一个实施例中，非易失存储装置可以是闪存。
在一个实施例中，非易失存储装置可以是半导体-氧化物-氮化物-氧化物-半导体(SONOS)存储器。
在一个实施例中，非易失存储装置可以具有与非(NAND)结构。
在一个实施例中，非易失存储装置可以具有或非(NOR)结构。
在一个实施例中，非易失存储装置还可以包括至少一对沟道区域，形成在所述至少一对鳍的外侧表面的至少上部分和所述至少一对鳍的上表面的表面附近；至少一个控制栅电极，沿着不同于所述一个方向的方向来延伸，并且与所述半导体衬底绝缘；以及至少一对存储节点，插入在形成于所述至少一对鳍的外侧表面的上部分上的至少一个控制栅电极和至少一对沟道区域之间。
在一个实施例中，该至少一对存储节点可以包括多晶硅、硅锗、硅或金属点、纳米晶体或氮化硅层。
在一个实施例中，沿着所述一个方向的所述至少一个控制栅电极的栅极长度可以是1F，沿着所述不同方向的至少一对鳍的每个鳍的宽度可以是0.25F。
在一个实施例中，至少一对鳍可以作为位线操作且所述至少一个控制栅电极可以作为字线操作。
在一个实施例中，非易失存储装置还可以包括第一绝缘层，形成在主体和位于至少一对鳍之间的埋入部分上；至少一对源和漏区，沿该一个方向彼此间隔开，并形成在该至少一对鳍中；其中该至少一对沟道区设置在该至少一对源和漏区之间；和第二绝缘层，形成在该至少一对沟道区上；其中该至少一个控制栅电极延伸来跨过该第一绝缘层和第二绝缘层。
在一个实施例中，非易失存储装置还可以包括第三绝缘层，形成来暴露所述主体上的所述至少一对鳍的外侧表面的上部分，并绝缘所述主体和控制栅电极。
在一个实施例中，第一绝缘层沿所述不同方向的宽度可以是1F。
在一个实施例中，第一绝缘层可以包括氧化硅层。
在一个实施例中，至少一对鳍作为至少一对位线操作，非易失存储装置还包括第一绝缘层埋入部分，位于所述至少一对鳍和所述主体之间以绝缘所述至少一对位线；多条字线，沿所述一个方向延伸跨过所述至少一对鳍并彼此间隔开，并且由多个自所述半导体衬底绝缘的控制栅电极构成；第二绝缘层，插入在所述多条字线和所述至少一对鳍之间；以及至少一对存储节点，插入在所述多条字线和所述第二绝缘层的至少部分之间。
在一个实施例中，沿着所述一个方向的多个控制栅电极的栅极长度可以是1F，沿着所述不同方向的至少一对鳍的每个鳍的宽度可以是0.25F。
在一个实施例中，沿着不同方向的第一绝缘层的宽度可以是1F。
在一个实施例中，沿着所述一个方向的多个控制栅电极的每个之间的间隔距离可以是1F。
在一个实施例中，至少一对存储节点可以包括多晶硅、硅锗、硅或金属点、纳米晶体或氮化硅层。
在一个实施例中，第一绝缘层可以包括氧化硅层。
本发明的实施例提出了一种制备非易失存储装置的方法，包括由包括主体的半导体衬底形成至少一对鳍，从所述主体突出并沿一个方向彼此间隔开。
在一个实施例中，至少一对鳍可以自所述主体不浮置。
在一个实施例中，非易失存储装置可以是闪存。
在一个实施例中，非易失存储装置可以是半导体-氧化物-氮化物-氧化物-半导体(SONOS)存储器。
在一个实施例中，非易失存储装置可以具有NAND结构。
在一个实施例中，非易失存储装置可以具有NOR结构。
在一个实施例中，形成所述至少一对鳍还可以包括在半导体衬底上形成第一绝缘层图案；在所述第一绝缘层图案的侧壁上形成第二绝缘层间隔体；使用所述第一绝缘层图案和第二绝缘层间隔体作为蚀刻保护掩模蚀刻所述半导体衬底，由此形成第一沟槽；在所述第一沟槽中形成第一光致抗蚀剂图案，并沿至少两个方向在所述半导体衬底上方延伸给定宽度；使用所述第一光致抗蚀剂图案作为蚀刻保护掩模蚀刻所述半导体衬底，由此形成第二沟槽；和去除所述第一光致抗蚀剂图案，由此形成由所述第一沟槽和第二沟槽界定并从所述半导体衬底突出的至少一对鳍。
在一个实施例中，第一沟槽的宽度可以是0.5F且所述第二沟槽的宽度可以是1F。
在一个实施例中，至少一对鳍的每个鳍的宽度可以是0.25F。
在一个实施例中，形成非易失存储装置还可以包括在界定所述鳍的第一沟槽和第二沟槽中形成第三绝缘层；选择性地蚀刻在所述第二沟槽中的第三绝缘层，由此显露围绕所述第一沟槽中的第三绝缘层的至少一对鳍的外侧表面；在围绕所述第三绝缘层的至少一对鳍的显露的外侧表面和上表面上形成栅极绝缘层；在形成在所述至少一对鳍的显露的外侧表面上的栅极绝缘层的侧壁上形成存储节点；跨过具有所述存储节点的所得到的结构上的至少一对鳍和第三绝缘层形成控制栅电极。
在一个实施例中，蚀刻第三绝缘层可以包括在鳍和第一沟槽中的第三绝缘层上形成第二光致抗蚀剂图案；以及使用所述第二光致抗蚀剂图案作为蚀刻保护掩模，蚀刻所述第二沟槽中的第三绝缘层。
在一个实施例中，控制栅电极的栅极长度可以是1F，第一沟槽的宽度可以是0.5F，第二沟槽的宽度可以是1F。
在一个实施例中，存储节点可以包括多晶硅、硅锗、硅或金属点、纳米晶体或氮化硅层。
在一个实施例中，第三绝缘层可以包括氧化硅层。
通过参考附图详细地说明本发明的示范性实施例，本发明的上述及其它特征和优点将变得更加明显，在附图中图1是图示根据本发明实施例的非易失存储装置的透视图；图2A是沿图1的非易失存储装置的线I-I`截取的横截面视图；图2B是沿图1的非易失存储装置的线II-II`截取的横截面视图；图3是图示了本发明的非易失存储装置的NAND结构的电路布图的示意图；
图4到11是图示制备根据本发明的一个实施例的非易失存储装置的制造方法的横截面视图。
具体实施例方式
下面，现将参考显示本发明优选实施例的附图更加全面地描述本发明。但是，本发明可以实现为许多不同的形式且不应解释为限于这里所阐述的实施例。而是，提供这些实施例使得本公开充分和完整，且向那些本领域的普通技术人员全面地传达本发明。整个说明书中类似的数字代表类似的元件。
参考显示本发明优选实施例的附图更加全面地描述本发明。但是，本发明可以实现为许多不同的形式且不应解释为限于这里所阐述的实施例。而是，提供这些实施例使得本公开充分和完整，且向那些本领域的普通技术人员全面地传达本发明。在附图中，为了清楚而夸大了层和区域的尺寸及相对尺寸。
可以理解当元件或层被称为在另一元件或层“上”或“连接到”、“耦合到”另一元件或层时，它可以直接在其他元件或层上、直接连接或耦合到其它元件或层，或可以存在中间的元件或层。相反，当元件被称为“直接”在其他元件或层“上”或“直接连接到”、“直接耦合到”其它元件或层时，则没有中间元件或层存在。通篇相似的标号指示相似的元件。这里所用的术语“和/或”包括相关列举项目的一个或更多的任何和所有组合。
可以理解虽然术语第一、第二和第三等可以于此用来描述各种元件、部件、区域、层和/或部分，这些元件、部件、区域、层和/或部分应不受这些术语限制。这些术语只用于区分一个元件、部件、区域、层或部分与其他元件、部件、区域、层或部分。因此，以下讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分，而不背离本发明的教授。
在这里为了描述的方便，可以使用空间相对术语，诸如“下面”、“下方”、“下”、“上方”、“上”等，来描述一个元件或特征和其他(诸)元件或(诸)特征如图中所示的关系。可以理解空间相对术语旨在包含除了在图中所绘的方向之外的装置在使用或操作中的不同方向。例如，如果在图中的装置被翻转，被描述为在其他元件或特征的“下方”或“下面”的元件则应取向在所述其他元件或特征的“上方”。因此，示范性术语“下方”可以包含下方和上方两个方向。装置也可以有其它取向(旋转90度或其它取向)且相应地解释这里所使用的空间相对描述语。
这里所使用的术语是只为了描述特别的实施例的目的且不旨在限制本发明。如这里所用，单数形式也旨在包括复数形式，除非内容清楚地指示另外的意思。还应理解，本说明书中使用的术语“包括”指定了存在所述的部件、整体、步骤、操作、元件和/或构件，但不排除存在或增加一个或多个其他部件、整体、步骤、操作、元件、构件和/或其组。
参考剖面图示在这里描述了本发明的实施例，该图示是本发明的理想实施例(和中间结构)的示意图。因此，可以预期由于例如制造技术和/或公差引起的图示的形状的变化。因此，本发明的实施例不应解释为限于这里所示的特别的区域形状，而是包括由于例如由制造引起的形状的偏离。例如，被示为矩形的注入区可以通常具有倒圆或曲线的特征和/或在其边缘具有注入浓度的梯度而不是从注入区到非注入区的二元变化。相似地，通过注入形成的埋入区可以在埋入区和通过其产生注入的表面之间的区域中产生一些注入。因此，图中示出的区域本质上是示意性的且它们的形状不旨在示出装置的区域的实际形状且不旨在限制本发明的范围。
除非另有限定，否则这里使用的所有术语(包括技术和科学术语)具有本发明所属技术领域的普通技术人员通常理解的意思。还应理解，例如那些在通常使用的词典中定义的术语应该被解释为具有与相关技术环境中一致的意思，且不应理解为过度理想或过度正式的意思，除非清楚地如此限定。
图1是图示根据本发明实施例的非易失存储装置100的透视图。图2A是沿图1的非易失存储装置100的线I-I`截取的横截面视图，图2B是沿图1的非易失存储装置100的线II-II`截取的横截面视图。
参考图1、2A和2B，非易失存储装置100包括在两个或多个鳍105a、105b中形成的沟道区域160a、160b，并包括例如基本垂直跨过鳍105a、105b的多个控制栅电极140。成对的存储节点130a、130b可以插入在沟道区域160a、160b和控制栅电极140之间。
在实施例中，非易失存储装置100可以包括闪存和SONOS存储器。本发明的非易失存储装置100并非限制于其名字而是限制于它的结构。
半导体衬底110可以包括主体102和从主体102突出并彼此间隔开的两个或多个鳍105a、105b。例如，鳍105a、105b可以在方向X1上彼此间隔开，并可以沿方向X2延伸。半导体衬底110可以是块状硅、块状硅锗、或包括形成于块状硅或块状硅锗上的硅或硅锗外延层的复合结构。即，鳍105a、105b可以是由与主体102相同的材料构成，或者可以是由形成在主体102上的外延层形成。虽然在图中图示了成对的鳍105a、105b，但是可以沿方向X1布置多个鳍。
埋入绝缘层115掩埋在成对的鳍105a、105b之间。埋入绝缘层115可以将鳍105a、105b的内侧壁绝缘。隔离层120可以形成在鳍105a、105b的外侧表面上，自主体102的期望深度或预定深度。即，隔离层120可以覆盖鳍105a、105b的外侧表面的下部，但是显露鳍105a、105b外侧表面的上部。埋入绝缘层115和隔离层120可以隔离鳍105a、105b和装置元件，但是在本发明中元件的名字并不限于特定的那些。例如，埋入绝缘层115和隔离层120可以包括具有良好绝缘和/或良好掩埋特性的氧化硅层。
基于方向X1，可以形成绝缘体上硅(SOI)结构，其中埋入绝缘层115、鳍105a、105b之一和控制栅电极140依序堆叠。但是，本发明的结构可以不同于典型的SOI结构，其中有源区域自半导体主体浮置，事实上鳍105a、105b沿方向X3连接到主体102。因此，本发明中半导体衬底110的结构可以被称为类SOI结构，随后将对其特性进行说明。
栅绝缘层125a、125b可以分别形成在鳍105a、105b的一个或多个外侧表面和一个或多个上表面上。因为栅绝缘层125a、125b可以作为电荷的隧穿路径，所以它们可以被称为隧穿绝缘层。例如，栅绝缘层125a、125b可以由氧化硅层、氮化硅层、高k介电层或它们的组合层形成。
存储节点130a、130b可以分别至少部分地插入在栅绝缘层125a、125b和控制栅电极140之间。例如，存储节点130a、130b可以形成在鳍105a、105b的一个或多个外侧表面的侧壁上，并且可不形成在鳍105a、105b的上表面上(或者反之)。这可以是因为鳍105a、105b的上表面面积小于其侧表面。
存储节点130a、130b可以形成来包括多晶硅、硅锗、硅或金属点、纳米晶体、氮化硅层或其组合。例如由多晶硅或硅锗构成的存储节点130a、130b可以用作浮置电荷存储层。作为另一个示例，由硅或金属点、纳米晶体或氮化硅层构成的存储节点130a、130b可以用作局域电荷俘获层。闪存可以使用浮置电荷存储层，SONOS存储器可以使用电荷俘获层。
沟道区域160a、160b可以形成在鳍105a、105b的外侧表面的上部和/或其105a、105b的上表面中的一个或多个表面周围。埋入绝缘层115可以掩埋在鳍105a、105b的内侧表面中，并且在鳍105a、105b的内侧表面中可以不形成沟道。但是，考虑到相对面积，用于电荷的主导电路径可以是形成在鳍105a、105b的外侧表面上的沟道区域160a、160b。
通过控制鳍105a、105b的高度，例如，由隔离层120所显露的鳍105a、105b的上部的高度，可以控制沟道区域160a、160b的面积。所以，使用形成在鳍105a、105b中的沟道区域160a、160b，非易失存储装置100的工作电流即其速度可得到增加，并且因此非易失存储装置100的性能得以改善。
至少一对源极区域145和漏极区域150可以形成在沟道区域160a、160b两侧的鳍105a、105b部分。源极区域145和漏极区域150可以颠倒。相邻的沟道区域160a、160b可以共享源极区域145和漏极区域150。源极区域145和漏极区域150可以与主体102或剩余的鳍105a、105b区域形成二极管结。例如，如果源极区域145和漏极区域150掺杂有n型杂质，剩余的鳍105a、105b区域或主体102可以掺杂有p型杂质。
控制栅电极140可以围绕沟道区域160a、160b和埋入绝缘层115，并且可以由隔离层120从主体102绝缘。即，控制栅电极140可以形成来沿方向X1延伸，并且可以沿方向X2彼此间隔开。控制栅电极140的数量并不限制本发明实施例的范围。控制栅电极140可以由多晶硅、金属、金属硅化物或它们的组合层构成。
虽然在图中未示出，非易失存储装置100还可以包括在控制栅电极140和存储节点130a、130b之间的阻断绝缘层。例如，如果存储节点130a、130b由比如多晶硅或硅锗的导电材料构成，可以使用阻断绝缘层。例如，阻断绝缘层可以由氧化硅层构成。
考虑到非易失存储装置100的工作特性，形成在鳍105a、105b中的沟道区域160a、160b以及源极区域145和漏极区域150的耗尽区域可能是有限的。例如，随着鳍105a、105b宽度更窄，耗尽区域可能进一步受限。
例如，耗尽区域可以被限制在鳍105a、105b的宽度方向，即方向X1上，但是可以沿着方向X3形成。但是，随着鳍105a、105b的宽度减少，沿着方向X3形成的耗尽区域的影响可以显著地降低。
因此，尽管鳍105a、105b连接到主体102，鳍105a、105b变为类似于SOI结构的结构，即类SOI结构。因此，可以减小可能由于耗尽层的延伸所产生的截止电流和结泄漏电流。此外，通过对主体102施加电压，保持了对鳍105a、105b施加主体偏压的优点。
本发明的非易失存储装置100的电路布图在图3中图示。参考图1到图3，非易失存储装置100可以是NAND结构闪存或SONOS存储器。控制栅电极140可以用作字线WL，鳍105a、105b可以用作位线BL。例如，鳍105a、105b的源极区域145和漏极区域150可以连接到位线BL。字线WL的数量可以根据一个NAND单元的单位决定。基于埋入绝缘层115，成对的NAND单元可以彼此绝缘。位线BL可以经串选择线(SSL)连接到字线WL，并且可以经地选择线(GSL)连接到接地公共源极线(CSL)。因此，通过导通SSL和GSL并选择一条位线BL，可以访问设置在一条线中的NAND单元。NAND单元的具体操作对于本领域的普通技术人员是公知的，对其的详细说明省略了。
在实施例中，控制栅电极140的栅极长度W1可以是1F，鳍105a、105b的宽度W2可以是0.25F，埋入绝缘层115的宽度W3可以是0.5F。与构成成对的NAND单元的每个鳍105a、105b的外侧表面相邻的隔离层120的宽度W4可以是0.5F。因此，基于字线WL方向，即方向X1，成对的NAND单元的长度可以是2F。而且，控制栅电极140的隔离距离W5可以是1F。因此，基于位线BL方向，即方向X2，包括一个控制栅电极140的一个单位单元的长度可以是2F。成对的单位单元沿方向X2连接，因此形成成对的NAND单元结构。
因此，一条字线WL和两条位线BL可以包括在2F×2F的面积内。即，一对单位单元可以形成在2F×2F的面积内。所以，与一个单位单元形成在2F×2F面积内的传统情形相比，根据本发明实施例的非易失存储装置可以两倍增加单位单元的集成度。即，由埋入绝缘层115分离的成对NAND单元可以占据与传统NAND单元相同的面积。因此，在一个NAND单元以单级单元(SLC)方式工作存储一个单独的位的情形，2F×2F面积对于制造两个位是必须的，并且每个位的面积可以是2F2。作为另外一个示例，在一个NAND单元以多级单元(MLC)方式工作存储两个位的情形，2F×2F面积对于制造四个位是必须的，并且每个位的面积可以是1F2。
图4到11是图示制备根据本发明的一个实施例的非易失存储装置的制造方法的横截面视图。根据本发明的方法的非易失存储装置的结构如图1到3所示。图4到11是沿图1的方向X1，即图1的线I-I`截取的横截面视图。
参考图4，第一绝缘层图案210可以形成在例如块状硅的半导体衬底205上。例如，第一绝缘层图案210可以由氧化硅层形成。然后，第二绝缘层分隔体212形成在第一绝缘层图案210的侧壁上。例如，第二绝缘层分隔体212可以是氮化硅层。更具体而言，第二绝缘层分隔体212可以是通过形成第二绝缘层(未示出)和各向异性蚀刻第二绝缘层而形成的。
参考图5，可以使用第一绝缘层图案210(图4)和第二绝缘层分隔体212(图4)作为蚀刻保护掩模对半导体衬底205进行蚀刻，由此形成第一沟槽215。例如，基于之后将形成的控制栅电极250(图11)的栅极长度，第一沟槽215可以形成为宽度0.5F。例如，控制栅电极250(图11)的栅极长度可以是1F。然后，第一绝缘层图案210和第二绝缘层分隔体212可以被移除。
参考图6，第一光致抗蚀剂图案220可以形成来掩埋第一沟槽215，并在第一沟槽215的两个方向上以期望或预定宽度延伸到半导体衬底205。例如，可以通过在具有第一沟槽215的所得到的结构的整个表面上形成光致抗蚀剂层(未示出)并使用光刻和蚀刻技术对该光致抗蚀剂层构图而形成第一光致抗蚀剂图案220。
参考图7，可以使用第一光致抗蚀剂图案220(图6)作为蚀刻保护掩模对半导体衬底205蚀刻，由此形成第二沟槽222。第一光致抗蚀剂图案220(图6)被去除，由此形成限制于第一和第二沟槽215、222并从半导体衬底205突出的至少一对鳍210。鳍210的宽度可以由延伸到半导体衬底205上的第一光致抗蚀剂图案220(图6)的宽度确定。例如，鳍210的宽度可以是0.25F。
参考图8，形成掩埋第一和第二沟槽215、222(图7)的第三绝缘层225。例如，可以通过在具有鳍210的所得的结构的整个表面上沉积氧化硅层，并将该氧化硅层平面化直到鳍210显露而形成第三绝缘层225。该平面化可以使用回蚀工艺或化学机械抛光工艺而进行。
参考图9，将掩埋第二沟槽222(图7)的第三绝缘层225可以选择性地蚀刻达到期望或预定深度。例如，可以形成第二光致抗蚀剂图案230来覆盖掩埋鳍210和第一沟槽215的第三绝缘层225。可以使用第二光致抗蚀剂图案230作为蚀刻保护掩模蚀刻第三绝缘层225。因此，鳍210的外侧表面可以暴露至期望或预定高度。即，鳍210的外侧表面的上部分可以显露，而鳍210的下部则由被蚀刻后的第三绝缘层225｀围绕。可以去除第二光致抗蚀剂图案230。
参考图10，栅极绝缘层235可以形成在围绕第三绝缘层225的鳍210的外侧表面的暴露上部和暴露的上表面上。例如，栅极绝缘层235可以是由氧化硅层、氮化硅层、高k介电层或它们的组合层形成。栅极绝缘层235可以是通过热氧化鳍210或使用化学气相沉积(CVD)工艺沉积材料层而形成。
可以在形成在鳍210暴露的外侧表面上的栅极绝缘层235的侧壁上形成存储节点240。例如，存储节点240可以垂直地形成在半导体衬底205上。存储节点240可以形成来包括多晶硅、硅锗、硅或金属点、纳米晶体或氮化硅层。
参考图11，控制栅电极250可以形成来跨过在具有存储节点240的所得到的结构上的鳍210和第三绝缘层225。控制栅电极250可以通过沉积控制栅电极层(未示出)并然后使用光刻和蚀刻技术对该控制栅电极层构图而形成。在对控制栅电极层构图之前，还可以进一步包括平面化控制栅电极层的工艺。而且，在形成控制栅电极250之前，还可以形成围绕存储节点240的阻断绝缘层(未示出)。
控制栅电极250分隔距离可以是1F。具有一对由第三绝缘层225分隔开的存储节点240的成对单位单元可以形成在2F×2F的面积内。因此，基于每个位的面积，根据本发明的方法的非易失存储装置可以具有是传统装置的两倍的集成度。
根据如上所述的方法的非易失存储装置利用类SOI结构，并且可以减少截断电流和/或结泄漏电流。
虽然本发明的实施例描述为具有NAND结构，但本发明的实施例也可以提出NOR结构。
虽然描述了形成鳍的实施例，但可以使用任何由半导体衬底形成鳍的技术。
尽管参考本发明的示范性实施例具体示出和说明了本发明，但是本领域的普通技术人员应该理解，可以进行各种形式和细节上的修改而不脱离权利要求所界定的精神和范围。
权利要求
1.一种非易失存储装置，包括半导体衬底，包括主体和至少一对鳍，所述至少一对鳍由所述主体形成并从其突出并沿一个方向彼此间隔开。
2.根据权利要求1的非易失存储装置，其中所述至少一对鳍自所述主体不浮置。
3.根据权利要求1的非易失存储装置，其中所述非易失存储装置是闪存。
4.根据权利要求1的非易失存储装置，其中所述非易失存储装置是半导体-氧化物-氮化物-氧化物-半导体(SONOS)存储器。
5.根据权利要求1的非易失存储装置，其中所述非易失存储装置具有与非结构。
6.根据权利要求1的非易失存储装置，其中所述非易失存储装置具有或非结构。
7.根据权利要求1的非易失存储装置，还包括至少一对沟道区域，形成在所述至少一对鳍的外侧表面的至少上部分和所述至少一对鳍的上表面的表面附近；至少一个控制栅电极，沿着不同于所述一个方向的方向来延伸，并且与所述半导体衬底绝缘；以及至少一对存储节点，插入在形成于所述至少一对鳍的外侧表面的上部分上的至少一个控制栅电极和至少一对沟道区域之间。
8.根据权利要求7的非易失存储装置，其中所述至少一对存储节点包括多晶硅、硅锗、硅或金属点、纳米晶体或氮化硅层。
9.根据权利要求7的非易失存储装置，其中，沿着所述一个方向的所述至少一个控制栅电极的栅极长度是1F，沿着所述不同方向的至少一对鳍的每个鳍的宽度是0.25F。
10.根据权利要求7的非易失存储装置，其中所述至少一对鳍作为位线操作且所述至少一个控制栅电极作为字线操作。
11.根据权利要求7的非易失存储装置，还包括第一绝缘层，形成在所述主体和位于所述至少一对鳍之间的埋入部分上；至少一对源和漏区，沿所述一个方向彼此间隔开，并形成在所述至少一对鳍中；其中所述至少一对沟道区设置在所述至少一对源和漏区之间；和第二绝缘层，形成在所述至少一对沟道区上；其中所述至少一个控制栅电极延伸来跨过所述第一绝缘层和第二绝缘层。
12.根据权利要求11的非易失存储装置，还包括第三绝缘层，形成来暴露所述主体上的所述至少一对鳍的外侧表面的上部分，并绝缘所述主体和控制栅电极。
13.根据权利要求11的非易失存储装置，其中所述第一绝缘层沿所述不同方向的宽度是1F。
14.根据权利要求11的非易失存储装置，其中，所述第一绝缘层包括氧化硅层。
15.根据权利要求5的非易失存储装置，其中所述至少一对鳍作为至少一对位线操作，所述非易失存储装置还包括第一绝缘层埋入部分，位于所述至少一对鳍和所述主体之间以绝缘所述至少一对位线；多条字线，沿所述一个方向延伸跨过所述至少一对鳍并彼此间隔开，并且由多个自所述半导体衬底绝缘的控制栅电极构成；第二绝缘层，插入在所述多条字线和所述至少一对鳍之间；以及至少一对存储节点，插入在所述多条字线和所述第二绝缘层的至少部分之间。
16.根据权利要求15的非易失存储装置，其中，沿着所述一个方向的多个控制栅电极的栅极长度是1F，沿着所述不同方向的至少一对鳍的每个鳍的宽度是0.25F。
17.根据权利要求15的非易失存储装置，其中，沿着不同方向的第一绝缘层的宽度是1F。
18.根据权利要求15的非易失存储装置，其中，沿着所述一个方向的多个控制栅电极的每个之间的间隔距离是1F。
19.根据权利要求15的非易失存储装置，其中，所述至少一对存储节点包括多晶硅、硅锗、硅或金属点、纳米晶体或氮化硅层。
20.根据权利要求15的非易失存储装置，其中所述第一绝缘层包括氧化硅层。
21.一种制备非易失存储装置的方法，包括由包括主体的半导体衬底形成至少一对鳍，从所述主体突出并沿一个方向彼此间隔开。
22.根据权利要求21的方法，其中所述至少一对鳍自所述主体不浮置。
23.根据权利要求21的方法，其中所述非易失存储装置是闪存。
24.根据权利要求21的方法，其中所述非易失存储装置是半导体-氧化物-氮化物-氧化物-半导体(SONOS)存储器。
25.根据权利要求21的方法，其中所述非易失存储装置具有与非结构。
26.根据权利要求21的方法，其中所述非易失存储装置具有或非结构。
27.根据权利要求21的方法，其中形成所述至少一对鳍还包括在半导体衬底上形成第一绝缘层图案；在所述第一绝缘层图案的侧壁上形成第二绝缘层间隔体；使用所述第一绝缘层图案和第二绝缘层间隔体作为蚀刻保护掩模蚀刻所述半导体衬底，由此形成第一沟槽；在所述第一沟槽中形成第一光致抗蚀剂图案，并沿至少两个方向在所述半导体衬底上方延伸给定宽度；使用所述第一光致抗蚀剂图案作为蚀刻保护掩模蚀刻所述半导体衬底，由此形成第二沟槽；和去除所述第一光致抗蚀剂图案，由此形成由所述第一沟槽和第二沟槽界定并从所述半导体衬底突出的至少一对鳍。
28.根据权利要求27的方法，其中所述第一沟槽的宽度是0.5F且所述第二沟槽的宽度是1F。
29.根据权利要求27的方法，其中所述至少一对鳍的每个鳍的宽度是0.25F。
30.根据权利要求27的方法，其中形成所述非易失存储装置还包括在界定所述鳍的第一沟槽和第二沟槽中形成第三绝缘层；选择性地蚀刻在所述第二沟槽中的第三绝缘层，由此显露围绕所述第一沟槽中的第三绝缘层的至少一对鳍的外侧表面；在围绕所述第三绝缘层的至少一对鳍的显露的外侧表面和上表面上形成栅极绝缘层；在形成在所述至少一对鳍的显露的外侧表面上的栅极绝缘层的侧壁上形成存储节点；跨过具有所述存储节点的所得到的结构上的至少一对鳍和第三绝缘层形成控制栅电极。
31.根据权利要求30的方法，其中，蚀刻所述第三绝缘层包括在所述鳍和第一沟槽中的第三绝缘层上形成第二光致抗蚀剂图案；以及使用所述第二光致抗蚀剂图案作为蚀刻保护掩模，蚀刻所述第二沟槽中的第三绝缘层。
32.根据权利要求30的方法，其中，所述控制栅电极的栅极长度是1F，第一沟槽的宽度是0.5F，第二沟槽的宽度是1F。
33.根据权利要求30的方法，其中，所述存储节点包括多晶硅、硅锗、硅或金属点、纳米晶体或氮化硅层。
34.根据权利要求30的方法，其中，所述第三绝缘层包括氧化硅层。
全文摘要
本发明提供了一种非易失存储装置及其制备方法，其通过减小每个位的面积和控制主体偏压而具有提高的集成度并/或提高的性能。该非易失存储装置可以使用至少一对鳍的外侧表面和/或上表面的表面部分作为至少一对沟道区域，该至少一对鳍从主体突出并彼此间隔开地沿一个方向延伸。至少一个控制栅电极可以形成来跨过该沟道区域，并且至少一对存储节点可以插入在控制栅电极和沟道区域之间的至少一个部分。
文档编号H01L27/115GK1901201SQ200610108020
公开日2007年1月24日 申请日期2006年7月24日 优先权日2005年7月22日
发明者金元柱, 金锡必, 朴允童, 李殷洪, 玄在雄, 边成宰, 李政勋 申请人:三星电子株式会社