专利名称：用于应变硅mos晶体管的使用硬掩模的刻蚀方法和结构的制作方法
技术领域：
本发明涉及集成电路及其用于半导体器件制造的处理。更具体地，本 发明提供用于制造用于先进CMOS集成电路器件的使用应变硅结构的 MOS器件的方法和结构。然而，应该认识到本发明具有更加广泛的可应用 性。
背景技术：
集成电路已经从制造在单个硅芯片上的少数的互连器件发展到数百万 个器件。传统集成电路提供的性能和复杂度已远远超过了当初的想象。为 了实现复杂度和电路密度(即，能够被安置到给定芯片面积上的器件的数 量)的提高，对于每一代集成电路，最小器件线宽的尺寸(也被称为器件 "几何")变得越来越小。
不断增大的电路密度不仅已提高了集成电路的复杂度和性能，而且也 为客户提供了更低成本的部件。集成电路或者芯片制造工厂常常可能花费 成百上千万，甚至十几亿美元来建造。每一制造工厂具有一定的晶片生产 量，而每片晶片上将会有一定数量的集成电路。因此，通过制造更小的集 成电路个体器件，更多的器件可以被制造在每一个晶片上，这样就可以增 加制造工厂的产量。要使器件更小是很有挑战性的，因为每一种用于集成 制造的工艺都存在限制。那也就是说， 一种给定的工艺通常只能加工到某 一特定的线宽尺寸，于是不是工艺就是器件布局需要被改变。此外，随着 器件要求越来越快速的设计，工艺限制就伴随某些传统的工艺和材料而存 在。
这样的工艺的示例是MOS器件自身的制造。这样的器件传统上己经 变得越来越小，并且产生更快的切换速度。虽然已经有了明显的改进，但 是这样的器件的设计仍然具有许多限制。仅仅作为示例，这些设计必须变 得越来越小，但是仍然要提供用于切换的清晰信号，这随着器件变得更小 而变得更加困难。此外，这些设计常常难以制造，并且通常要求复杂的制 造工艺和结构。在本说明书中，更具体地在下文中将更加详细地描述这些 和其他的限制。
从上面看出，用于处理半导体器件的改进技术是所希望的。
发明内容
根据本发明，提供了用于半导体器件的制造的处理集成电路的技术。
更具体地，本发明提供用于制造用于CMOS先进集成电路器件的使用应变 硅结构的MOS器件的方法和结构。然而，应该认识到本发明具有更加广 泛的可应用性。
在具体的实施例中，本发明提供了一种用于形成应变硅集成电路器件 的方法。该方法包括提供半导体衬底，以及形成上覆于所述半导体衬底的 电介质层。该方法还包括形成上覆于所述电介质层的栅极层，以及形成上 覆于所述栅极层的硬掩模。该方法利用所述硬掩模作为保护层，图案化所 述栅极层，以形成包括多个边缘的栅极结构。该方法形成上覆于所述栅极 结构的电介质层，以保护包括所述多个边缘的所述栅极结构。该方法由所 述电介质层形成多个隔片，同时保留上覆于所述栅极结构的所述硬掩模。 该方法利用所述电介质层和所述硬掩模作为保护层，刻蚀紧邻所述栅极结 构的源区和漏区，同时所述硬掩模防止所述栅极结构的任何部分被暴露。 在优选实施例中，该方法保留上覆于所述栅极结构的所述硬掩模。该方法 包括将硅锗材料沉积到所述源区和所述漏区中，以填充所述被刻蚀的源区 和所述被刻蚀的漏区，同时利用所述硬掩模使所述栅极层的任何部分保持 不被暴露，以使所述栅极结构基本没有任何硅锗材料的永久性沉积，所述 硅锗材料使得所述源区和所述漏区之间的沟道区从形成在所述源区和所述 漏区中的至少所述硅锗材料以压縮模式发生应变。在优选实施例中，该方 法从所述栅极结构去除所述硬掩模，以暴露所述栅极结构的顶部，并且使 所述栅极结构的所述顶部保持基本没有任何硅锗材料。
较传统技术，通过本发明获得了的很多优点。例如，本技术为使用依
赖于传统技术的工艺提供了便利。在一些实施例中，本方法提供了对于每 个晶片的按管芯计的更高的器件产率。此外，本方法提供了与传统工艺技 术兼容而不用对传统设备和工艺进行实质修改的工艺。优选地，本发明为 90纳米以及更小的设计规范提供了改进的工艺集成。此外，本发明通过将
应变硅结构用于CMOS器件，提供了增大的空穴迁移率。依据实施例，可
以获得这些优点中的一个或多个。这些优点或其他优点将在本说明书全文 中并且更具体地在下文中，进行更多的描述。
参考后面的详细说明和附图，可以更全面地了解本发明的各种其他目 的、特征和优点。
图1是传统的应变硅器件的简化的橫截面视图。
图2到图4是根据本发明的一个实施例用于制造CMOS器件的方法的 简化的横截面视图。
具体实施例方式
根据本发明，提供了用于半导体器件制造的处理集成电路的技术。更 具体地，本发明提供用于制造用于CMOS先进集成电路器件的使用应变硅 结构的MOS器件的方法和结构。然而，应该认识到本发明具有更加广泛 的可应用性。
图1是传统应变硅器件100的简化的横截面视图。如图所示，该器件 包括硅衬底101。沟槽隔离区103被形成在衬底中。栅极电介质层109上 覆于衬底的表面。该器件还具有栅极结构111，所述栅极结构111包括侧 壁隔片结构113。在形成器件的应变硅区时，形成硅锗区105作为源/漏 区。作为这样的源/漏区的制造物，硅锗115也形成在栅极结构的顶上，所 述栅极结构常常具有暴露于其上的多晶硅材料。栅极结构上的硅锗材料常 常必须利用刻蚀技术被去除。不幸的是，常常难以基本去除全部的这样的 硅锗材料，这导致器件的功能和可靠性的问题。本发明克服这些限制中的 一个或者多个。在本说明书全文中，更具体地在下文中，可以找到本发明
的细节。
根据本发明一个实施例的用于制造集成电路器件的方法可以被概括如
下
1. 提供例如为硅晶片、绝缘体上硅的半导体衬底；
2. 形成上覆于半导体衬底的电介质层(例如，栅极氧化物或者氮化 物)；
3. 形成上覆于电介质层的栅极层(例如，多晶硅、金属)；
4. 形成上覆于电介质层的硬掩模；
5. 图案化包括金属硬掩模层的栅极层，以形成包括多个边缘(例如多 个侧边或边缘)的栅极结构；
6. 形成上覆于栅极结构的电介质层，以保护包括多个边缘的栅极结
构；
7. 图案化电介质层，以形成栅极结构的多个边缘上的多个侧壁隔片；
8. 可选地，在电介质层的图案化期间暴露硬掩模的一部分；
9. 利用电介质层和硬掩模作为保护层，刻蚀紧邻栅极结构的源区和漏
区；
10. 将硅锗材料沉积到源区和漏区中，以填充经刻蚀的源区和经刻蚀 的漏区，同时利用硬掩模来防止硅锗材料形成在栅极结构上；
11. 使得源区和漏区之间的沟道区从形成在源区和漏区中的至少硅锗 材料以压縮模式发生应变，其中所述沟道区的宽度与经图案化的栅极层大 致相同；
12. 利用选择性刻蚀物选择性地去除硬掩模；以及
13. 如果需要的话，进行其他的步骤。
上述顺序的步骤提供了根据本发明一个实施例的方法。如所示出的， 该方法利用了包括形成诸如用于CMOS集成电路的N型沟道器件之类的 集成电路器件的方法的多个步骤的组合。如所示出的，该方法包括使用硬
掩模作为保护层，用于形成经刻蚀的源/漏区和选择性地将硅锗填充材料沉 积到经刻蚀的源/漏区中。还可以提供许多其他可供选择的方法，其中在不 背离这里的权利要求的范围的情况下，加入某些步骤，删去一个或多个步
骤，或者一个或多个步骤按照不同的顺序被提供。在本说明书全文中，更 具体地在下文中，可以找到本方法的更多的细节。
根据本发明另一个实施例的用子制造CMOS集成电路器件的方法可以
被概括如下
1. 提供例如为硅晶片、绝缘体上硅的半导体衬底；
2. 形成上覆于衬底表面的栅极电介质层；
3. 形成上覆于半导体衬底的栅极层；
4. 形成上覆于栅极层的硬掩模；
5. 图案化包括硬掩模层的栅极层，以形成包括多个边缘的NMOS栅极 结构和包括多个边缘的PMOS栅极结构；
6. 形成电介质层，该电介质层上覆于NMOS栅极结构以保护包括多个 边缘的NMOS栅极结构并且上覆于PMOS栅极结构以保护包括多个边缘 的PMOS栅极结构；
7. 由电介质层形成栅极结构的多个边缘上的多个侧壁隔片；
8. 可选地，暴露栅极结构上的硬掩模的一部分；
9. 利用电介质层和硬掩模层的暴露部分作为保护层，同时刻蚀紧邻 PMOS栅极结构的第一源区和第一漏区以及刻蚀紧邻NMOS栅极结构的第 二源区和第二漏区；
10. 预处理经刻蚀的源/漏区；
11. 掩蔽NMOS区；
12. 将硅锗材料沉积到第一源区和第一漏区中，以使得PMOS栅极结 构的第一源区和第一漏区之间的沟道区从以压縮模式发生应变，同时利用 硬掩模来防止硅锗材料形成在PMOS栅极结构上；
13. 将掩模从NMOS区剥离；
14. 掩蔽PMOS区；
15. 将碳化硅材料沉积到第二源区和第二漏区中，以使得NMOS栅极 结构的第二源区和第二漏区之间的沟道区从以拉伸模式发生应变，同时利 用硬掩模来防止碳化硅材料形成在NMOS栅极结构上；
16. 利用选择性刻蚀物选择性地去除硬掩模；以及
17.如果需要的话，进行其他的步骤。
上述顺序的步骤提供了根据本发明一个实施例的方法。如所示出的，
该方法利用了包括形成CMOS集成电路器件的方法的多个步骤的组会。如
所示出的，该方法包括使用基本纯二氧化硅硬掩模作为保护层，用于形成 经刻蚀的源/漏区和选择性地将硅锗或者其他的填充材料沉积在经刻蚀的源 /漏区中。还可以提供许多其他可供选择的方法，其中在不背离这里的权利 要求的范围的情况下，加入某些步骤，删去一个或多个步骤，或者一个或 多个步骤按照不同的顺序被提供。在本说明书全文中，更具体地在下文 中，可以找到本方法的更多的细节。
图2到图4是根据本发明的一个实施例用于制造CMOS器件的方法的 简化的横截面视图。这些视图仅仅是示例，不应限制这里的发明的范围。 本领域的普通技术人员将认识到很多变化、替代和修改。在具体的实施例 中，本方法在半导体衬底201的一部分中形成一个或者多个浅沟槽隔离区 205。利用图案化、刻蚀和电介质填充材料在沟槽区中的沉积，来形成浅 沟槽隔离区。取决于具体的实施例，电介质填充材料通常是氧化物或者氧 化物和氮化物的组合。隔离区被用于隔离半导体衬底中的有源区。
本方法形成上覆于衬底的表面的栅极电介质层207。优选地，取决于 实施例，栅极电介质层是氧化物或者氧氮化硅。取决于具体实施例，栅极 电介质层优选为10-20纳米或者更小。本方法形成上覆于半导体衬底的栅 极层。栅极层优选为已经利用原位惨杂或者非原位注入技术被掺杂的多晶 硅。用于掺杂的杂质通常是具有从约1E19到约1E20 atoms/cr^的范围的 浓度的硼、砷或者磷。当然，本领域的普通技术人员将认识到很多变化、 替代和修改。
优选地，本方法形成上覆于栅极结构的硬掩模层。硬掩模层可以由任 何诸如电介质材料或者金属材料之类的合适材料或者这些材料的任何组合 制成。硬掩模层被沉积到合适的厚度，以在下面将被进一步描述的刻蚀和 沉积步骤期间保护下面的栅极结构。参考图2，本方法图案化栅极层，以
形成包括多个边缘的NMOS栅极结构(没有示出)并且图案化包括多个边 缘的PMOS栅极结构209。如图所示，硬掩模211保留在栅极结构上。本
方法形成轻掺杂漏区和在经图案化的栅极层的多个边缘上的多个侧壁隔片
213。轻掺杂漏区常常利用注入技术来形成。对于PMOS器件，轻掺杂漏 区使用具有约1E18到约1E19 atoms/cm3的范围的浓度的硼或者BF2杂 质。对于NMOS器件，轻掺杂漏区使用具有约1E18到约1E19 atoms/cm3 的范围的浓度的砷杂质。取决于实施例，本方法形成上覆于NMOS栅极结 构的电介质层，以保护包括多个边缘的NMOS栅极结构。本方法还形成上 覆于PMOS栅极结构的电介质保护层，以保护包括多个边缘的PMOS栅极 结构。优选地，对于PMOS和NMOS器件，电介质层是同一层。或者， 另一合适的材料可以被用于保护包括轻掺杂漏区的NMOS和PMOS栅极 结构。
参考图3，本方法利用电介质层作为保护层，同时刻蚀紧邻NMOS栅 极结构的第一源区和第一漏区以及刻蚀紧邻PMOS栅极结构的第二源区和 第二漏区301。本方法使用包括含SF6或者CF4物质和等离子体环境的反 应离子刻蚀技术。在优选实施例中，本方法在经刻蚀的源/漏区上进行预处 理工艺，这保存了被刻蚀界面以保持非常高质量的含硅材料。根据具体实 施例，对于根据另一个具体实施例的65纳米的沟道长度，每一个经刻蚀 区具有从约100埃(A)到约1000埃的范围的深度和约0.1/rni到约10/xm 的长度，以及约0.1^m到约10/mi的宽度。优选地，硬掩模保留在栅极结 构上并且在刻蚀工艺过程中不暴露任何栅极结构。
本方法掩蔽NMOS区，同时暴露PMOS被刻蚀区。本方法将硅锗材 料405沉积到第一源区和第一漏区中，以使得PMOS栅极结构的第一源区 和第一漏区之间的沟道区从以压縮模式发生应变。硅锗利用原位掺杂技术 被外延沉积。就是说，诸如硼之类的杂质在硅锗材料生长的同时被引入。 根据具体实施例，硼的浓度范围从约1E19到约1E20。如所示出的，硬掩 模401仍然保持完整，以将硅锗材料选择性地生长到被刻蚀区，而不沉积 在栅极结构的顶上。当然，可以有其他的变化、修改和替换。
本方法从NMOS区剥离掩模。本方法掩蔽PMOS区，同时暴露 NMOS被刻蚀区。本方法将碳化硅材料沉积到第二源区和第二漏区中，以 使得NMOS栅极结构的第二源区和第二漏区之间的NMOS沟道区从以拉
伸模式发生应变。碳化硅利用原位掺杂技术被外延沉积。就是说，诸如磷 (P)或砷(AS)之类的杂质在碳化硅材料生长的同时被引入。根据具体
实施例，上述杂质的浓度范围从约1E19到约1E20。当然，可以有其他的
变化、修改和替换。
为了完成根据本发明实施例的器件，本方法去除硬掩模，以暴露栅极 结构的顶表面。这样的栅极结构基本没有任何含硅锗和/或碳化硅杂质。栅 极结构还是基本光滑并且没有损伤的。本方法形成上覆于栅极层和源/漏区 的硅化物层。优选地，硅化物层是上覆于暴露的源/漏区和经图案化的栅极 层的上表面的诸如硅化镍之类的含镍层。也可以使用其他类型的硅化物 层。这样的硅化物层包括硅化钛、硅化钨、硅化镍等。本方法形成上覆于
NMOS和PMOS晶体管器件的层间电介质层。本方法然后进行电接触。其 他步骤包括进行后端工艺和其他步骤，如果需要的话。
上述顺序的步骤提供了根据本发明一个实施例的方法。如所示出的， 该方法利用了包括形成CMOS集成电路器件的方法的多个步骤的组合。在 优选实施例中，该方法提供保护层，该保护层用于在凹入区的刻蚀过程中 保护栅极结构的顶部，并且用于将硅锗材料和/或碳化硅材料仅仅选择性地 沉积在凹入的源/漏区的暴露表面上。还可以提供许多其他可供选择的方 法，其中在不背离这里的权利要求的范围的情况下，加入某些步骤，删去 一个或多个步骤，或者一个或多个步骤按照不同的顺序被提供。
还应当理解，这里所描述的示例和实施例只是为了说明的目的，本领域 的普通技术人员可以根据上述示例和实施例对本发明进行各种修改和变化， 这些修改和变化将被包括在本申请的精神和范围内，并且也在所附权利要求 的范围内。
权利要求
1.一种用于形成半导体集成器件的方法，包括提供半导体衬底；形成上覆于所述半导体衬底的电介质层；形成上覆于所述电介质层的栅极层；形成上覆于所述栅极层的硬掩模；利用所述硬掩模作为保护层，图案化所述栅极层，以形成包括多个边缘的栅极结构；形成上覆于所述栅极结构的电介质层，以保护包括所述多个边缘的所述栅极结构；由所述电介质层形成多个隔片，同时保留上覆于所述栅极结构的所述硬掩模；利用所述电介质层和所述硬掩模作为保护层，刻蚀紧邻所述栅极结构的源区和漏区，同时所述硬掩模防止所述栅极结构的任何部分被暴露；保留上覆于所述栅极结构的所述硬掩模；将硅锗材料沉积到所述源区和所述漏区中，以填充所述被刻蚀的源区和所述被刻蚀的漏区，同时利用所述硬掩模使所述栅极层的任何部分保持不被暴露，以使所述栅极结构基本没有任何硅锗材料的永久性沉积；使得所述源区和所述漏区之间的沟道区从形成在所述源区和所述漏区中的至少所述硅锗材料以压缩模式发生应变；以及从所述栅极结构去除所述硬掩模，以暴露所述栅极结构的顶部，所述栅极结构的所述顶部基本没有任何硅锗材料。
2. 如权利要求1所述的方法，其中所述电介质层小于300埃。
3. 如权利要求1所述的方法，其中所述沟道区的长度为所述栅极结构 的宽度。
4. 如权利要求1所述的方法，其中所述半导体衬底是基本的硅材料。
5. 如权利要求1所述的方法，其中所述硅锗材料是单晶体。
6. 如权利要求l所述的方法，其中所述硅锗具有7: 3到9: l的硅/锗比。
7. 如权利要求1所述的方法，还包括形成上覆于所述栅极结构的所述 顶都的佥属层。
8. 如权利要求7所述的方法，还包括热处理所述金属层，以将所述金 属层硅化到所述栅极结构。
9. 如权利要求1所述的方法，其中利用外延反应器提供所述硅锗材料的所述沉积。
10. 如权利要求1所述的方法，其中所述压縮模式增大所述沟道区中的空穴的迁移率。
11. 如权利要求1所述的方法，其中所述硬掩模包括金属材料或者电 介质材料。
12. 如权利要求1所述的方法，其中所述栅极是没有任何含锗物质的 多晶硅。
13. —种用于形成半导体集成器件的方法，包括提供半导体衬底，所述半导体衬底包含具有第一晶格常数的含硅材料；形成上覆于所述半导体衬底的电介质层； 形成上覆于所述电介质层的包含含多晶硅材料的栅极层； 形成上覆于所述栅极层的硬掩模，所述预定厚度的硬掩模至少在刻蚀和沉积的整个过程中被保留；利用所述硬掩模作为保护层，图案化所述栅极层，以形成包括多个边缘的栅极结构；形成上覆于所述栅极结构的电介质层，以保护包括所述多个边缘的所 述栅极结构；由所述电介质层形成多个隔片，同时保留上覆于所述栅极结构的所述 硬掩模；利用所述电介质层和所述硬掩模作为保护层，刻蚀紧邻所述栅极结构 的源区和漏区，同时所述硬掩模防止所述栅极结构的任何部分被暴露； 保留上覆于所述栅极结构的所述硬掩模；将硅锗材料沉积到所述源区和所述漏区中，以填充所述被刻蚀的源区 和所述被刻蚀的漏区，同时利用所述硬掩模使所述栅极层的任何部分保持 不被暴露，以使所述栅极结构基本没有任何硅锗材料的永久性沉积；使得所述源区和所述漏区之间的沟道区从形成在所述源区和所述漏区 中的至少所述硅锗材料以压縮模式发生应变；以及从所述栅极结构去除所述硬掩模，以暴露所述栅极结构的顶部，所述 栅极结构的所述顶部基本没有任何硅锗材料。
14. 如权利要求13所述的方法，其中所述电介质层小于300埃。
15. 如权利要求13所述的方法，其中所述沟道区的长度为所述栅极结 构的宽度。
16. 如权利要求13所述的方法，其中所述半导体衬底是基本的硅材料。
17. 如权利要求13所述的方法，其中所述硅锗材料是单晶体。
18. 如权利要求13所述的方法，其中所述硅锗具有7: 3到9: 1的硅/ 锗比。
19. 如权利要求13所述的方法，还包括形成上覆于所述栅极结构的所 述顶部的金属层。
20. 如权利要求19所述的方法，还包括热处理所述金属层，以将所述 金属层硅化到所述栅极结构。
全文摘要
一种形成应变硅集成电路器件的方法，包括提供半导体衬底；形成上覆于半导体衬底的电介质层；形成上覆于电介质层的栅极层；形成上覆于栅极层的硬掩模；利用硬掩模作为保护层图案化栅极层，以形成栅极结构；形成上覆于栅极结构的电介质层；由电介质层形成多个隔片，同时保留上覆于栅极结构的硬掩模；利用电介质层和硬掩模作为保护层，刻蚀紧邻栅极结构的源区和漏区，而硬掩模防止栅极结构的任何部分暴露；保留硬掩模；将硅锗材料沉积到源区和漏区中，同时利用硬掩模使栅极层的任何部分保持不被暴露，所述硅锗材料使得源区和漏区之间的沟道区从形成在源区和漏区中的至少硅锗材料以压缩模式发生应变；从栅极结构去除硬掩模，以暴露栅极结构的顶部。
文档编号H01L21/02GK101192538SQ20061011877
公开日2008年6月4日 申请日期2006年11月20日 优先权日2006年11月20日
发明者伯凡帝·保罗, 吴汉明, 蓓 朱, 军 陈, 高大为 申请人:中芯国际集成电路制造(上海)有限公司