专利名称：多用途多晶硅边缘测试结构的制作方法
技术领域：
本发明涉及集成电路及其用于半导体器件制造的处理。更具体地，本发 明提供了一种用于显示出薄栅特性的结构，方法和器件。仅仅作为实例，本
发明已经应用于先进的薄栅铜金属镶嵌(damascene)制程，如用于高级信 号处理设器件结构。但是应当认识到本发明具有更宽泛的可应用范围。例如， 本发明可以应用于微处理器件、存储器件、专用集成电路器件以及各种其他 器件。
背景技术：
集成电路或"IC"已从制造在单片硅上的少数相互连接的器件发展到数 百万的器件。当前的IC提供了远远超出最初想象的性能和复杂性。为了实 现复杂性和电路密度(即，在给定芯片面积上能封装的器件数目)的改善， 最小器件特征尺寸，也称为器件"几何形状"，随着每一代IC而变得更小。 现在制造的半导体器件具有小于四分之一微米宽的特征。
增加电路密度不仅改善了 IC的复杂性和性能，而且也为消费者提供了 更低成本的部件。IC制造设备可以花费数亿或甚至数十亿美元。每一制造 设备将具有一定的晶片生产量，且每一晶片上面将有一定数目的IC。因此， 通过使IC的单个器件更小，在每个晶片上可以制造更多器件，从而提高制 造设备的生产量。使器件更小是很有挑战性的，因为用于IC制造的每一工 艺都是有限度的。就是说，给定工艺通常仅仅向下作用到某一特征尺寸，然 后就需要改变该工艺或器件布局。这种限制的例子是为MOSFET晶体管结 构形成预定厚度的安全氧化层的能力。
图1A示出了常规M0SFET晶体管器件的简化平面图。图1B示出了图 1A的常规MOSFET器件的简化剖面图。
常规MOSFET晶体管100包括栅102，栅102包括覆盖薄栅电介质106的导电多晶硅104。栅102被浅沟槽隔离(STI)结构108围绕。
栅多晶硅104和基片110的外围部分110a通过通孔接触(viacontact)
114与金属层112电连通。基片110还通过接触116与金属层112电连通。
图1B是一简化视图，其中栅驱动器106相对于覆盖栅多晶硅104通常
是非常薄的。在MOSFET器件100的工作过程期间，栅接触114和衬底之
间的电势差的施加在薄栅电介质106上强加了应力。
由此，MOSFET的击穿的一个重要机理是不期望的隧穿电流从薄栅电
介质106上的栅多晶硅104到衬底中。发生该故障的电压被称为击穿电压 (Vbd)。随着时间的过去而发生故障的这种机理称为时间相关电介质击穿 (TDDB)。
在芯片的制造过程中，通常不利用集成电路的有源部分来测量Vbd和 TDDB。而是在芯片上有意地创建没有有源功能的测试结构。然后电压被施 加到该测试结构，以确定Vbd和TDDB。
图2示出了用于Vbd和TDDB的常规测试结构200的简化平面图。基片 203中的有源区被STI 202围绕。迹线204通过具有通孔(via) 206和边缘 多晶硅垫208的接触与下面的衬底203电连通。迹线210与栅多晶硅电连通， 且与边缘多晶硅垫212电连通。在边缘多晶硅垫208和212之间施加电势差 将允许基于不同结构的栅电介质和覆盖多晶硅栅的特征来测试Vbd和 TDDB。
尽管图2中所示的常规测试结构对于示出栅氧化物的击穿是有效的，但 是它不能提供关于击穿事件的实际位置的信息。而且，常规测试结构仅限于 测试上述的Vbd和TDDB特性。
从上面可以看到需要用于测试半导体器件的改进技术和结构。
发明内容
根据本发明的测试结构允许测试Vbd、 TDDB以及相邻栅特征之间的泄 漏电流。该测试结构包括覆盖衬底的多个平行多晶硅栅结构。放置与多晶硅边缘电连通的交替栅的迹线通过熔丝连接。在一个实施例中，跨所有栅施加
电势差以触发Vbd，然后熔丝断开以允许对栅的交替组的击穿进行单独检测。
在另一实施例中，熔丝断开，然后施加强制电到与交替栅组连通的边缘多晶 硅，从而允许检测交替栅组之间的泄漏电流，所述泄漏电流揭示了不期望的 多晶硅残留或短路的存在。
根据本发明的测试结构的一个实施例包括第一导电垫，配置为与第一 多晶硅栅结构电连通，所述第一多晶硅栅结构包括覆盖掺杂硅衬底的栅氧化 物；以及第二导电垫，配置为与第二多晶硅栅结构电连通，所述第二多晶硅 栅结构包括覆盖硅衬底的栅氧化物。导电熔丝部分位于第一导电垫和第二导 电垫之间。第三导电垫配置为与掺杂硅衬底电连通。
根据本发明的测试方法的一个实施例包括，在衬底上提供测试结构，该 测试结构包括第一导电垫，配置为与第一多晶硅栅结构电连通，所述第一 多晶硅栅结构包括覆盖掺杂硅衬底的栅氧化物；第二导电垫，配置为与第二 多晶硅栅结构电连通，所述第二多晶硅栅结构电包括覆盖掺杂硅衬底的栅氧 化物；导电熔丝部分，处于第一导电垫和第二导电垫之间；以及第三导电垫， 与掺杂硅衬底电连通。第三导电垫接地，然后第一电压被施加到第一导电垫 和第二导电垫之一，以触发第一栅结构和第二栅结构之一的栅氧化物的击 穿。熔丝断开，并且第二电压被施加到第一导电垫和第二导电垫之一，以识 别栅氧化物击穿的位置。
根据本发明的测试方法的一个选择性实施例包括，在衬底上提供测试结 构，该测试结构包括第一导电垫，配置为与第一多晶硅栅结构电连通，所 述第一多晶硅栅结构包括覆盖掺杂硅衬底的栅氧化物；第二导电垫，配置为 与第二多晶硅栅结构电连通，所述第二多晶硅栅结构包括覆盖掺杂硅衬底的 栅氧化物；导电熔丝部分，处于第一导电垫和第二导电垫之间；以及第三导 电垫，与掺杂硅衬底电连通。熔丝断开，并且强制电压被施加到第一导电垫 和第二导电垫之一。在第一导电垫和第二导电垫中另一个上感测电压，以识 别第一多晶硅栅结构和第二多晶硅栅结构之间的泄漏。
参考随后的详细描述和附图可以更完全地理解本发明的各种附加目的、 特点和优点。
图1A示出了 MOSFET器件的简化平面图。
图IB示出了图1A的MOSFET器件沿线B-B'的简化剖面图。
图2示出了用于MOSFET的Vbd和TDDB的常规测试结构的简化平面图。
图3示出了根据本发明的测试结构的一个实施例的简化平面图。
图3A示出了图3的测试结构实施例的一部分的放大视图。
图3B示出了图3A的测试结构的放大部分沿线B-B'的简化剖面图。
图3C示出了图3A的测试结构的放大部分沿线C-C的简化剖面图。
图4A示出了根据本发明的测试半导体器件的方法的一个实施例的简化 流程图。
图4B示出了经历图4A所述方法的图3的测试结构的简化示意图。
图5A示出了根据本发明的测试半导体器件的方法的另一实施例的简化 流程图。
图5B示出了经历图5A所述方法的图3的测试结构的简化示意图。
具体实施例方式
根据本发明的测试结构允许测试Vbd和TDDB以及相邻栅特征之间的泄 漏电流。该测试结构包括覆盖衬底的多个平行的多晶硅栅结构。放置与多晶 硅边缘电连通的交替栅的迹线通过熔丝连接。在一个实施例中，跨所有栅施 加电势差以触发Vbd，然后熔丝断开以允许对交替栅组的击穿进行单独检测。 在另一实施例中，熔丝断开，然后将强制电压施加到与交替栅组连通的边缘 多晶硅，从而允许对交替栅组之间的泄漏电流进行检测。
图3示出了根据本发明的测试结构的一个实施例的简化平面图。图3A示出了图3A的测试结构实施例的一部分的放大视图。图3B示出了图3a的 测试结构的放大部分沿线B-B'的简化剖面图。图3B示出了图3A的测试结 构的放大部分沿线C-C'的简化剖面图。
测试结构300包括形成为覆盖衬底305中的掺杂区304的一系列多晶硅 栅结构302。通常利用光刻掩模技术、通过对薄氧化层上的多晶硅层进行刻 蚀图案化来形成这些栅。
掺杂区304可以包括N-型掺杂剂或P型掺杂剂。这些掺杂剂通常通过 离子注入而引入衬底。
第一导电垫306通过第一导电线308与栅302的第一交替组302a电连 通。导电线308可以由金属或多晶硅线形成，并且可以通过导电通孔结构来 接触栅和垫。导电垫306还与第一多晶硅边缘部分电连通，以便于对其施加 测试电压。
第二导电垫310通过第二导电线312与衬底305电连通。在测试期间， 第二导电垫310可以接地。
第三导电垫314通过第三导电线316与第二组交替的栅302b电连通。 导电线314可以由金属或多晶硅线形成，并且可以通孔结构来接触栅和垫。 导电垫314还与第二多晶硅边缘部分电连通，以便于对其施加测试电压。
第一导电垫306和第三导电垫314通过熔丝区320可选择地相互电连 通。熔丝区320包括在其上施加大的电势差时易于过热和破裂的狭窄或窄导 电区。可替选地，可以通过从外部源例如激光束施加照射使熔丝320断开。
图3-3C的测试结构可以用来确定栅结构的击穿电压(Vbd)和时间相关 电介质击穿(TDDB)的量值。图4A示出了根据本发明的测试半导体器件 的方法的一个实施例的简化流程图。图4B示出了经历图4A所述方法的图 3-3C的测试结构的简化示意图。
在工艺流程400的第一步骤401中，高电偏置(Vbias)被施加到第一垫 306或第三垫314。第二垫310接地。
因为第一垫306和第三垫314通过熔丝320电连通，高偏置电压被施加
到栅302的交替组302a和302b。这些施加的偏置压迫位于多晶硅栅和下面 的掺杂硅之间的栅氧化物层。
在步骤402中，通过识别垫306/314和接地垫310之间的电流变化来确 定栅结构的Vbd。施加的高偏置可以随着时间的过去而变化，以确定Vbd， 或随着时间的过去而保持恒定，以便引起栅氧化物的TDDB。
利用该测试结构可以获得栅氧化物中发生击穿的附加信息。具体地，在 步骤404中，可以跨垫306和314施加很高的电压，以使熔丝320断开。另 外，可以应用激光束或其他形式的照射以使熔丝断开。
在下一个步骤406中，可以单独地施加高偏置以压迫垫306或垫314， 同时保持垫310接地。在步骤408中，对通过第一或第二交替栅组302a或 302b的电流的检测揭示了在这些栅组之一中引起栅氧化物击穿的缺陷的特 定位置。
图3-3C的测试结构还可以用来确定栅的多晶硅部件的完整性。图5A 示出了根据本发明的测试半导体器件的方法的另一实施例的简化流程图。图 5B示出了经历图5A的方法的图3-3C的测试结构的简化示意性视图。
在工艺流程500的第一步骤502中，在第一垫306和第三垫314之间施 加高偏置，以使其间的熔丝320断开。该步骤用来电隔离多晶硅栅302的交 替组302a和302b。
在第二步骤504中，通过将电压施加到第一垫306或第三垫314 (强制 垫)，使交替的多晶硅栅302的两组302a或302b之一经受高的电偏置。在 第三步骤506中，同时，通过监控第一垫306和第三垫314中另一个的电压 (感测垫)，来感测多晶硅栅302的交替组302b或302a中另一个上的电压。 这种感测电压的存在揭示了不同的交替栅组的多晶硅之间的泄漏电流。这种 泄漏电流大小可以反映不期望的特征的是否存在，如相邻多晶硅栅之间的残 留或短路(在图5B中显示为参考数字390)。
还应当理解在此描述的实例和实施例仅用于说明性目的，且根据这些实 例和实施例的各种修改或变化将会被本领域技术人员想到，并应包括在本申请的精神和范围以及所附权利要求的范围内。
权利要求
1.一种测试结构，包括第一导电垫，配置为与第一多晶硅栅结构电连通，所述第一多晶硅栅结构包括覆盖掺杂硅衬底的栅氧化物；第二导电垫，配置为与第二多晶硅栅结构电连通，所述第二多晶硅栅结构包括覆盖所述掺杂硅衬底的栅氧化物；导电熔丝部分，处于所述第一导电垫和所述第二导电垫之间；以及第三导电垫，配置为与所述掺杂硅衬底电连通。
2. 权利要求l的测试结构，其中所述第一多晶硅栅包括与所述第二多晶 硅栅的一系列平行栅结构交替的一系列平行栅结构。
3. 权利要求l的测试结构，其中所述掺杂硅衬底包括P型掺杂剂。
4. 权利要求l的测试结构，其中所述掺杂硅衬底包括N型掺杂剂。
5. 权利要求l的测试结构，其中所述熔丝包括狭窄的导电线。
6. 权利要求l的测试结构，其中所述第一导电垫配置为与第一多晶硅边 缘部分电连通。
7. 权利要求l的测试结构，其中所述第二导电垫配置为与第二多晶硅边 缘部分电连通。
8. —种测试方法，包括在衬底上提供测试结构，所述测试结构包括，第一导电垫，配置为与第一多晶硅栅结构电连通，所述第一多 晶硅栅结构包括覆盖掺杂硅衬底的栅氧化物，第二导电垫，配置为与第二多晶硅栅结构电连通，所述第二多 晶硅栅结构包括覆盖所述掺杂硅衬底的栅氧化物，导电熔丝部分，处于所述第一导电垫和所述第二导电垫之间，以及第三导电垫，与所述掺杂硅衬底电连通； 使所述第三导电垫接地；将第一电压施加到所述第一导电垫和所述第二导电垫之一，以触发 所述第一栅结构和所述第二栅结构之一的栅氧化物的击穿； 使所述熔丝断开；以及将第二电压施加到所述第一导电垫和所述第二导电垫之一，以识别 所述栅氧化物击穿的位置。
9. 权利要求8的测试方法，其中通过将第三高电压施加到所述第一导电 垫和所述第二导电垫来断开所述熔丝。
10. 权利要求8的测试方法，其中通过对所述熔丝施加照射束来断开所述 熔丝。
11. 权利要求8的测试方法，其中所述第一电压被施加到第一多个平行的 多晶硅栅结构，而所述第二电压被施加到与所述第一多个多晶硅栅结构 交替的第二多个平行的多晶硅栅结构。
12. —种测试方法，包括在衬底上提供测试结构，所述测试结构包括，第一导电垫，配置为与第一多晶硅栅结构电连通，所述第一多 晶硅栅结构包括覆盖掺杂硅衬底的栅氧化物，第二导电垫，配置为与第二多晶硅栅结构电连通，所述第二多 晶硅栅结构包括覆盖所述掺杂硅衬底的栅氧化物，导电熔丝部分，处于所述第一导电垫和所述第二导电垫之间，以及第三导电垫，与所述掺杂硅衬底电连通； 使所述熔丝断开；以及将强制电压施加到所述第一导电垫和所述第二导电垫之一；以及 感测在所述第一导电垫和所述第二导电垫中另一个上的电压，以识 别所述第一多晶硅栅结构和所述第二多晶硅栅结构之间的泄漏电流。
13. 权利要求12的测试方法，其中通过将高电压施加到所述第一导电垫 和所述第二导电垫来断开所述熔丝。
14. 权利要求12的测试方法，其中通过将照射束施加到所述熔丝来断开所述熔丝。
15. 权利要求12的测试方法，其中所述强制电压被施加到第一多个平行 多晶硅栅结构和第二多个平行多晶硅栅结构之一，所述第二多个平行多 晶硅栅结构与所述第一多个多晶硅栅结构交替，并且其中在所述第一多 个平行多晶硅栅结构和所述第二多个平行多晶硅栅结构中另一个上感测 所述电压。
16. 权利要求12的测试方法，其中所述强制电压被施加到与所述第一多 个平行的多晶硅栅结构和所述第二多个平行的多晶硅栅结构之一电连通 的第一多晶硅边缘区，所述第二多个平行的多晶硅栅结构与所述第一多 个平行的多晶硅栅结构交替，并且在与所述第一多个平行的多晶硅栅结 构和所述第二多个平行的多晶硅栅结构中另一个电连通的第二多晶硅边 缘区处感测所述电压。
全文摘要
根据本发明的测试结构允许测试V<sub>bd</sub>和TDDB以及相邻栅特征之间的泄漏电流。该测试结构包括覆盖衬底的多个平行的多晶硅栅结构。放置与多晶硅边缘电连通的交替栅的迹线通过熔丝连接。在一个实施例中，跨所有栅施加电势差以触发V<sub>bd</sub>，然后将熔丝断开以允许对栅的交替组的击穿进行单独检测。在另一实施例中，熔丝断开，然后将强制电压施加到与交替栅组连通的边缘多晶硅，从而允许检测交替栅组之间的泄漏电流，该泄漏电流揭示了不期望的多晶硅残留或短路的存在。
文档编号H01L23/544GK101197348SQ20061011937
公开日2008年6月11日 申请日期2006年12月5日 优先权日2006年12月5日
发明者雯 施, 阮玮玮 申请人:中芯国际集成电路制造(上海)有限公司