专利名称：形成有埋入的隔离圈的半导体结构的方法和通过这种方法形成的半导体结构的制作方法
技术领域：
本发明一般地涉及半导体结构，特别是涉及具有埋入的隔离圈的半导体结构以及形成这种半导体结构的方法。
背景技术：
动态随机存取存储器(DRAM)器件是用于数据存储的最普通类型的半导体存储器，因此它用于许多集成电路设计中。一般的DRAM器件包括多个基本相同的半导体存储器单元阵列、多个位线和与位线交叉的多个字线。每个存储器单元阵列由以可寻址的行和列的矩阵方式设置的多个存储器单元构成。一个字线和一个位线贯穿存储器单元阵列中的每个存储器单元的位置而交叉。
每个存储器单元包括用于存储数据的存储电容器和与存储晶体管(电容器)串联连接的存取晶体管，比如平面或垂直的金属氧化物半导体场效应晶体管(MOSFET)或者翼型场效应晶体管(FinFET)。在读和写的操作中，存取晶体管控制数据电荷转移到存储电容器和从存储电容器转移数据电荷。因为DRAM器件是泄漏所存储的电荷的一类挥发性存储器，在每个存储器单元的存储电容器上的数据电荷在刷新操作的过程中被周期性地刷新。存取晶体管的源极或漏极被电连接到对应的位线，存取器件的栅极被电连接到对应的字线。在某些DRAM器件设计中，存储器单元成对设置以允许共享位线触点，这极大地减少了总的存储器单元尺寸。
在字线上发送的信号启动一个存储器单元的存取晶体管，所启动的存储器单元的存储电容器将数据信号传递给连接到该存储器单元的位线或者从该位线将数据信号传递给存储器单元的存储电容器。在一个存储器单元中存储的数据被读到一个位线时，在相应的存储器单元的位线和另一存储器单元的位线之间产生电势差，这就形成了位线对。连接到数据线对的位线读出放大器感测并放大该电势差，并从所选择的存储器单元将数据传递到数据位线对。
存储电容器包括用导体填充深沟槽形成的电容器节点和在深沟槽附近的衬底中限定的埋入的极板。埋入的极板通过在沟槽侧壁上形成的薄节点电介质与电容器节点电隔离。要求隔离圈将存储电容器与存取晶体管电隔离。具体地说，隔离圈抑制通过由在(形成有深沟槽电容器的)半导体本体中产生的垂直寄生晶体管造成的在存储电容器中存储的电荷的泄漏和损失。具体地说，寄生晶体管建立在与电容器节点耦接的存取晶体管的源极/漏极区和埋入的电容器极板(它们分别作为寄生晶体管的源极和漏极操作)之间。电容器节点作为寄生晶体管的栅极操作。
通常，隔离圈由形成在沟槽侧壁上的绝缘材料比如氧化物构成。然而，通过投影到沟槽中，这些常规的隔离圈使沟槽开口不利地变窄，因此增加了存储电容器的串联电阻。存储电容器的串联电阻的增加阻碍了电荷转移并延迟了读取和写入操作。虽然存储电容器和存取晶体管可以成比例地缩小到更小的尺寸，但是隔离圈是不可缩放的，因为要求绝缘材料的最小厚度以抑制所存储的电荷的泄漏。因此，使沟槽尺寸缩小以减小存储电容器和(可选择的)存取晶体管的特征尺寸使得沟槽电阻可能升高不可接收的水平。此外，随着沟槽尺寸缩小，沟槽变得越来越难以通过导体填充以形成电容器节点。具体地说，隔离圈的尺寸必须随着沟槽尺寸缩小而保持恒定。因此，通过投影隔离圈造成的沟槽限制作用随着沟槽尺寸的缩小而变得更加突出和重要。闭塞的沟槽可能造成形成存储电容器的过程的产率损失，可以预计这将随着沟槽尺寸的减小而增加。
解决这种困境的一种常规方法是通过硅的局部氧化(LOCOS)过程在深沟槽之外形成部分埋入的隔离圈。然而，LOCOS过程氧化了沟槽侧壁以形成了隔离圈。LOCOS隔离圈包括在沟槽侧壁中埋入的第一部分和凸伸到沟槽中的第二部分。LOCOS圈的第二部分(凸伸到沟槽中)可以大于LOCOS隔离圈的总厚度的一半。这样，LOCOS圈也阻碍了DRAM存储沟槽尺寸的比例性。因为沟槽侧壁包括各种晶体取向并且氧化率具有晶体取向相关性，氧化物圈在其周边的附近是不均匀的。LOCOS过程也较复杂并且昂贵，因为深沟槽必须用凹进多次的牺牲的多晶硅填充，并且在牺牲的多晶硅凹进时多个电介质层必须淀积在沟槽侧壁上。此外，在形成部分埋入的隔离圈之后从深沟槽中清除牺牲的多晶硅，除了其它的有害的影响之外，这种隔离圈产生了缺陷并损害了对准标志。
因此，需要一种形成用于具有深沟槽存储电容器的存储器单元的埋入的隔离圈的方法，这种方法克服了制造这种半导体结构的常规方法的缺陷。
发明内容
本发明一般涉及从衬底的多孔区中形成用于沟槽的埋入的隔离圈的方法。在本发明的一个实施例中，一种形成半导体结构的方法包括形成具有从衬底的表面延伸到位于该表面之下的底壁的侧壁的沟槽和在沟槽的侧壁附近的衬底中并在衬底的表面和沟槽的底壁之间的深度处形成多孔区。多孔区被转换为绝缘体以在沟槽附近限定埋入的隔离圈。
根据本发明的另一实施例，该方法形成具有埋入的隔离圈的存储器单元。该方法包括在衬底中形成沟槽，形成在沟槽中具有第一电容器极板和在邻近该沟槽的衬底中限定的第二电容器极板的存储电容器，以及形成具有与第一电容器极板电耦接的第一源极/漏极区以及第二源极/漏极区的晶体管。该方法进一步包括在沟槽附近的衬底中并在第二源极/漏极区和第二电容器极板之间的深度处形成多孔区。多孔区被转换为绝缘体以限定将第一源极/漏极区与第二电容器极板电隔离的埋入的隔离圈。
并入在本说明书中并构成其一部分的附图示出了本发明的实施例，连同上文给出的本发明的一般性描述以及下文给出的实施例的详细描述一起，用于解释本发明的原理。
附图1-7是根据本发明的一种实施例在处理方法的各种不同制造步骤中一部分衬底的剖视图。
附图7A所示为沿着附图7中的线7-7的一般剖视图。
附图8-13是根据本发明的一种实施例在处理方法的各种不同制造步骤中一部分衬底的剖视图。
附图14-20是根据本发明的一种实施例在处理方法的各种不同制造步骤中一部分衬底的剖视图。
附图21-29是根据本发明的一种实施例在处理方法的各种不同制造步骤中一部分衬底的剖视图。
具体实施例方式
本发明提供了形成用于在DRAM存储器单元中的深沟槽存储电容器的埋入的隔离圈的方法。埋入的隔离圈可以通过如下过程形成邻近深沟槽侧壁形成多孔区(优选埋入的多孔硅区)，然后将多孔区转换为绝缘体。在结构上，埋入的隔离圈可以包括增强其隔离特性的纳米级的空隙。优选地，埋入的隔离圈的侧壁与沟槽侧壁共同延伸，因此不闭塞沟槽。
为了说明的目的，在用于DRAM器件的沟槽电容器存储器单元的情况下描述本发明。然而，本发明在用于一般沟槽电容器存储器单元方面比较有利。这种存储器单元可以用于其它类型的集成电路，比如随机存取存储器(RAM)、静态RAM(SRAM)和只读存储器(ROM)。
为了描述的目的，结合对多个相同的存储器单元形成在衬底上以限定DRAM器件并且每个存储器单元包括存储电容器和根据本发明的埋入的隔离圈的理解，在形成单个存储器单元的情况下描述本发明。现在通过参考本发明的附图更加详细地描述本发明。
参考附图1，通过标准的制造步骤形成存储电容器10作为在衬底12上分布的多个相同的存储电容器(通常具有矩阵结构)中的一个。衬底12可以是任何适合的体型(bulk)衬底，本领域普通技术人员将会认识到它适用于形成DRAM器件。有利地，衬底12可以是常规单晶半导体衬底的任何类型，比如所示的体型硅衬底，或者例如绝缘体上半导体(SOI)衬底的活性单晶半导体层。可替换地，衬底12可以由其它的半导体材料比如硅锗构成。
薄的第一焊盘层14覆盖衬底12的顶部表面15。相对较厚的第二焊盘层16覆盖焊盘层14以限定叠层。焊盘层14可以由通过常规的热氧化或化学汽相淀积(CVD)法形成的电介质比如(氧化物(SiO2))构成。焊盘层16(起硬掩模作用)可以由电介质构成。具体地说，焊盘层16的电介质可以是由常规的淀积法比如热CVD法或等离子体增强的化学汽相淀积(PECVD)法形成的氮化硅(Si3N4)。形成焊盘层16的材料也必须有选择性地蚀刻构成衬底12的材料和焊盘层14的组成材料。可选择地，附加的焊盘层(未示)可以形成在焊盘层16上。附加的焊盘层通常由CVD氧化物构成，并在深的存储沟槽18的蚀刻的过程中给半导体衬底12提供附加的抗腐蚀性。
多个深沟槽(沟槽18是一个代表)通过在衬底12的表面上分散的位置上进行常规的光刻法和蚀刻过程形成。在焊盘层14，16(它们总体地限定了硬掩模)的开口19与沟槽18垂直地对齐。常规的光刻法和蚀刻过程通过清除经开口19可见的衬底12的组成半导体材料的未受保护的部分对衬底12进行构图以限定沟槽18。光刻法在焊盘层16上施加抗蚀剂(未示)，将抗蚀剂暴露给辐射的图形，并对在所暴露的抗蚀剂中传递的图形进行显影。使用经构图的抗蚀剂作为用于各向异性的干蚀刻法(比如活性离子蚀刻(RIE)法或等离子体蚀刻法)的蚀刻掩模，将图形传递给了焊盘层14，16。另一各向异性蚀刻法依赖于经构图的焊盘层14，16作为硬掩模，以通过清除在经开口19暴露的区域上的衬底12的组成材料而对衬底12构图以形成沟槽18。沟槽18的总深度由所需的电容器技术规范确定，但它具有确保用于存储电容器10的适当电容的足够深度。
包围沟槽18以限定外围边界的侧壁24在与衬底12的顶部表面15基本垂直的方向上延伸。沟槽18的底壁或基底26连接侧壁24并限定沟槽18的底部边界以形成基本矩形的、杯状的腔体，其内壁由侧壁24和基底26限定。焊盘层16具有与沟槽18的侧壁24垂直地对齐或对准的侧壁30。
埋入的电容器极板22存在于沟槽18附近的半导体衬底12的材料中。具体地说，埋入的电容器极板22与沟槽18的侧壁24的底部部分和沟槽18的基底26邻接。埋入的电容器极板22例如以n-型掺杂剂重掺杂。埋入的极板掺杂可以通过常规处理形成，比如高温掺杂剂驱动处理(drive in process)，这种处理使掺杂剂(比如n-型掺杂剂砷)从在侧壁24的底部部分和基底26上在沟槽18中形成的掺杂的硅酸盐玻璃的掩模层中向外扩散。在掺杂剂已经渗透进衬底12的组成材料中适合的距离以形成埋入的电容器极板22之后，在随后的蚀刻过程(例如湿蚀刻)中清除玻璃层和掩模层。将掺杂剂引入到一部分侧壁24和基底26中以形成埋入的电容器极板22的其它方法包括气相掺杂、等离子体掺杂、等离子体浸入离子注入或本领域普通技术人员所公知的这些方法的任何组合。
形成薄节点电介质28，该节点电介质28作为沟槽18的侧壁24和基底26的衬层。节点电介质28可以是任何适合的电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、氧化铝、这些电介质材料的组合或另一高-k材料。
存储电容器10的电容器节点或极板20(它由导体比如掺杂的多晶硅构成)填充沟槽18。电容器极板20例如可以由CVD法淀积的重掺杂的n-型掺杂剂多晶硅构成。例如，沟槽18可以以重掺杂的n-型掺杂的多晶硅填充，它通过常规的化学机械平面化(CMP)处理平面化(这种处理停止在焊盘层16上)，并被垂直凹进到在焊盘层16的暴露表面之下的与衬底12的顶部表面15基本平齐的深度。节点电介质28将埋入的电容器极板22与电容器极板20分开并电隔离。
参考附图2，在附图2中相似的参考标号表示与附图1中和在随后的制造步骤中相似的特征，通过使用于形成沟槽18的经构图的开口加宽的受控的回拉处理(pullback process)，焊盘层16的侧壁30相对于沟槽18的侧壁24横向地后缩。如果焊盘层16包括氮化物，则适合于使侧壁30后缩的方法是由含水的氢氟酸(HF)和甘醇的溶液构成的各向同性的氮化物湿蚀刻。在侧壁30相对于侧壁24横向地后缩之后，衬底12的顶部表面15的一部分32(由焊盘层14的一部分覆盖的部分)被暴露出来并且不再被焊盘层16掩蔽。未掩蔽的、暴露的部分32在沟槽18的侧壁24和焊盘层16的后缩的侧壁30之间横向地延伸。在侧壁后缩之后，焊盘层16覆盖下面的衬底12并加宽开口19。
以单箭头34所示的高能离子通过离子注入过程进入衬底12以产生掺杂剂的浓度分布。具体地说，高能离子束34从气源产生并穿过构图的焊盘层16的后缩的侧壁30包围的窗口以接近法线入射(角)碰撞衬底12的顶部表面15的暴露部分32和电容器极板20的上部表面36。优选地，通过保持在室温或环境温度的衬底12注入离子34，但本发明并不限于这种情况。离子34可以源自从镓(Ga)、铝(Al)、(B)、铟(In)或这些掺杂剂的组合中选择的在硅中的p-型掺杂剂，并且可以以在衬底12中从大约5×1017cm-3至大约1×1021cm-3的范围的原子浓度引入。可替换地，离子34将从磷(P)、砷(As)、锑(Sb)或这些掺杂剂的组合中选择的n-型掺杂剂引入到衬底12中。
在离子34渗透衬底12和电容器极板20时，离子34通过分别与在衬底12和电容器极板20的组成材料中的原子和电子相互作用而失去能量。离子34最终停止以在衬底12中产生环形掺杂区38，其特征在于大约投影范围的深度处分布的浓度分布。停止的离子34也在电容器极板20中限定了掺杂区39。离子34的注入能量被选择为使掺杂区38至少部分地位于埋入的电容器极板22的垂直范围内，并且一般地，位于在埋入的电容器极板22的顶部边缘和衬底12的顶部表面15之间。环形掺杂区38的横向边缘与构图的焊盘层16的后缩的侧壁30的垂直边缘基本垂直地对齐，这是因为离子注入过程的自对齐的缘故。
参考附图3，其中相似的参考标号表示与附图2中和在随后的制造步骤中相似的特征，在沟槽18中的电容器极板20(附图2)通过各向异性干蚀刻法(比如RIE或等离子体法)凹进到掺杂区38的底部的深度或稍稍高于该深度，这种干蚀刻法相对于构成焊盘层14的材料有选择性地清除电容器极板20的组成导体。电容器极板20的剩余部分构成了插塞(plug)41，这种插塞41由来自凹进的电容器极板20的残余导体构成。电容器极板20的被清除的部分在随后的制造步骤中被替换掉。
在电容器极板20被部分地清除时，在沟槽18的侧壁24上的节点电介质28的一部分垂直地暴露在掺杂区38之上。节点电介质28的所暴露的部分通过各向同性蚀刻法(比如湿蚀刻法)从侧壁24剥离，这种各向同性蚀刻法相对于构成插塞41和衬底12的材料有选择性地清除节点电介质28的组成材料。在电容器极板20凹进时清除在电容器极板20内的掺杂区39。在衬底12中仍然残留的掺杂区38与沟槽18的侧壁24交叉。
参考附图4，在附图4中相似的参考标号表示与附图3中和随后的制造步骤中相似的特征，掺杂区38(附图3)转变或转换为多孔区40，该多孔区40包含有多孔半导体材料，有利地，这种材料可以由多孔硅构成。这种转换通过在含水的电解液或阳极氧化溶液中的阳极氧化过程实现，这种电解液或阳极氧化溶液通常包含氢氟酸(HF)，比如HF和一元醇比如甲醇、乙醇或n-或异丙醇的混合物。一元醇被添加到溶液中以改善氢氟酸的润湿性。衬底12与正偏压电极接触并与分离的负偏压电极一起浸入到在等于或高于室温下保持的阳极氧化溶液中。流入沟槽18的溶液使在电容器极板20的其余插塞41上的沟槽18的侧壁24以及与掺杂区38交叉的侧壁24的部分湿润。电流通过电极流动一段足够将在掺杂区38中的重掺杂的硅转换为多孔区40的阳极氧化时间。在阳极氧化的过程中，光源可选择地用于照射衬底12。在阳极氧化过程之后，通常以去离子化的水清洗衬底12并进行干燥。
阳极氧化过程在整个掺杂区38(附图3)产生了孔。所得的空隙度与材料特性比如p-型掺杂剂浓度以及其它非材料特性比如阳极氧化电流和电压、在阳极氧化溶液中的酸的浓度、照度和阳极氧化溶液的温度成比例。例如，将掺杂区38转换为多孔区40的阳极氧化过程在黑暗中、在室温下并在从大约1mA/cm2至大约40mA/cm2的电流密度范围下在含水的1∶1HF(49％)和乙醇溶液中实施从几分钟到一小时的处理时间。
参考附图5，在附图5中相似的参考标号表示与附图4中相似的特征和随后的制造步骤中相似的特征，在多孔区40(图4)中的多孔材料被转换为埋入的隔离圈42的组成绝缘体。有利地，通过在干或湿氧化环境气氛并在从大约750℃至大约1100℃的温度范围执行热氧化过程，在多孔区40中的多孔硅被转换为氧化物(例如二氧化硅)。
埋入的隔离圈42的组成材料可以包括空隙，该空隙可以包含真空或以空气或其它气体填充。通过形成比体型氧化物(bulk oxide)更低的有效介电常数，这些空隙增强了氧化物的电隔离特性。最低的可能或理想的介电常数是1.0，它是真空的介电常数。几乎等同于真空的空气具有1.001的介电常数。相反，体型二氧化硅具有大约4.2的介电常数。虽然不希望受到理论的限制，但还是希望具有真空的或气体填充的空隙的二氧化硅具有小于大约4.2的介电常数。
热氧化过程也在侧壁24的暴露的部分上形成了氧化物的薄层44。然而，因为含氧的物质通过构成多孔区40的多孔材料快速地扩散，并且与体型材料相比，多孔区40具有造成高氧化率的较高的表面面积，所以要求完全将多孔区40转换为绝缘材料的氧化时间较短以使氧化物层44相对较薄。
埋入的隔离圈42是环形并且包围沟槽18。埋入的隔离圈42包括邻接沟槽18的侧壁43。埋入的隔离圈42的侧壁43和沟槽18的侧壁24基本共面以使埋入的隔离圈42不伸出到侧壁24之外并凸伸进沟槽18。结果，埋入的隔离圈42不闭塞或阻挡沟槽18。
可以处理衬底12以减少在埋入的隔离圈42的组成绝缘体材料中的残留的掺杂剂浓度。可选择地，可以允许残留的掺杂剂保留，因为它提高了寄生的垂直晶体管的阈值电压并可以改善隔离。一种适合于减小在埋入的隔离圈42中的掺杂剂的浓度的方法是在还原气氛(比如H2或NH3)中在805℃和1100℃之间的温度进行退火或热处理大约10秒钟到大约30分钟的时间。
参考附图6，在附图6中相似的参考标号表示与附图5中以及随后的制造步骤中相似的特征，从沟槽18的侧壁24中清除薄层44(附图5)。在电容器极板20的残余的插塞41的沟槽18的区域用导体(比如重n-型掺杂的多晶硅)的插塞47填充，该导体插塞凹进到埋入的隔离圈42的顶部表面之上的深度。插塞47从电容器极板20中替换在先前的制造步骤中被清除的导体部分。插塞41和插塞47总体地构成了存储电容器10的电容器极板20。在埋入的隔离圈42垂直之下的侧壁24的部分的电容器极板20，22之间存在节点电介质28。
参考附图7和7A，在附图7和7A中相似的参考标号表示与附图6中和随后的制造步骤中相似的特征，然后执行标准的处理以完成存储器单元50的形成。为此，制造晶体管48，该晶体管48与存储电容器10电耦接以在DRAM器件的读和写操作过程中将数据电荷传递给存储电容器10和从其中传出数据电荷。埋入的隔离圈42以及在埋入的隔离圈42之前的注入区38和多孔区40在沟槽18的侧壁24附近的衬底12中且在衬底12的表面15和沟槽18的基底26之间的深度处延伸，附图7A最佳地示出这一点。
晶体管48可以具有本领域普通技术人员所认识的任何适合的结构。例如，晶体管48可以是平面金属氧化物半导体场效应晶体管(MOSFET)，它形成在衬底12的表面上并具有通过栅极电介质54与该衬底隔离的栅极电极52，以及在栅极电极52两侧的源极/漏极区56，58。导电带连接60形成了源极-漏极区58的一部分，并将电容器极板20与源极/漏极区58电耦接。另一源极/漏极区56耦接到DRAM器件的位线(未示)，栅极电极52耦接到字线(未示)。将适合的电压施加到栅极电极52使晶体管48接通，由此使电流流经在源极/漏极区58之间的衬底12的材料中限定的沟道以在存储电容器10和位线之间形成电连接。晶体管48的切断阻止了电流流经在源极/漏极区56，58之间的沟道，由此断开了这种连接。可替换地，晶体管48可以是形成在埋入的隔离圈42之上的沟槽18中的垂直晶体管或者翼型场效应晶体管(FinFET)，这些晶体管中的每种晶体管具有与所示的MOSFET类似的组成成分。
许多其它的存储器单元(未示)(每种与存储器单元50基本相同)与存储器单元50基本同时制造并分布在衬底12上。存储器单元50通过器件隔离区与其它的相邻的存储器单元(未示)隔离，在附图7中示出了这些器件隔离区中的一个器件隔离区62。这些器件隔离区62例如可以通过浅沟槽隔离(STI)技术形成，这种技术包括在常规的光刻和干蚀刻处理之后通过如下的处理形成沟槽以电介质材料(例如通过高密度等离子体化学汽相淀积(HDP-CVD)法各向异性地淀积的致密的氧化物)填充沟槽，然后通过CMP法平面化。器件隔离区62将衬底12的半导体材料分割成隔离的有源区或孤岛，它有助于防止在相邻的存储器单元50之间的载流子的迁移。每个器件隔离区62与沟槽18部分地重叠，并延伸到在衬底12中与埋入的隔离圈42交叉并在导电带连接60之下的深度。
在本发明的变型实施例中，埋入的隔离圈42可以在制造电容器极板20之前形成。因此，在形成埋入的隔离圈42的处理步骤中，构成电容器极板20的一部分导体不必从沟槽18中清除。
参考附图8和9，在附图8和9中相似的参考标号表示类似于附图1中的、根据本变型实施例的特征，形成沟槽18和埋入的电容器极板22。焊盘层16的侧壁30最初与沟槽18的侧壁24对齐或对准，并通过受控的回拉处理横向地回缩，如上文参考附图2所描述，由此加宽开口19。使用焊盘层16作为注入掩模，通过将离子34注入到衬底12中形成掺杂区38，如上文参考附图3所描述。在衬底12中在沟槽18的基底26之下的深度处形成外部掺杂区66。
在离子注入之前在沟槽18的侧壁24和基底26上提供薄的防护性屏蔽层64以在离子注入的过程中保护与沟槽18侧壁24和基底邻接的暴露的硅不被损坏。屏蔽层64例如可以是由通过如下过程形成的氧化物构成在干或湿氧化环境气氛中在从大约750℃至大约1100℃的温度范围下热氧化与沟槽18的侧壁24和基底26邻接的衬底12的组成材料。
参考附图10，在附图10中相似的参考标号表示与附图9中和随后的制造步骤中相似的特征，掺杂区38(附图9)被转变或转换为多孔区(未示)，它与多孔区40(附图4)相同，如上文参考附图4所描述。在多孔区40中的多孔材料被转换为埋入的隔离圈42的组成的绝缘体，如上文参考附图5所描述。为了减少埋入的隔离圈42中的掺杂剂的浓度，可以在还原气氛中执行可选择的热处理，如上文参考附图5所描述。
埋入的隔离圈42是环形并在沟槽18附近延伸或包围沟槽18。埋入的隔离圈42包括邻接沟槽18的侧壁43。埋入的隔离圈42的侧壁43和沟槽18的侧壁24基本共面或者齐平以使埋入的隔离圈42不凸出或凸伸进沟槽18。
参考附图11，在附图11中相似的参考标号表示与附图10中和随后的制造步骤中相似的特征，屏蔽层64被清除，以及在形成埋入的隔离圈42时被添加到屏蔽层64的任何添加的材料(例如氧化物)也被去除。节点电介质28被形成在沟槽18的侧壁24上，如上文参考附图1所描述。通过用导体(例如掺杂的多晶硅)填充沟槽18并平面化以从焊盘层16中清除过量的导体，由此形成插塞68。插塞68的材料垂直地凹进到沟槽18中与埋入的隔离圈42的顶部表面大致相同的垂直水平或深度。在插塞68凹进时，一部分节点电介质28暴露在沟槽18的上部部分中。然后，节点电介质28的这种暴露部分被清除以露出位于埋入的隔离圈42之上的沟槽18的侧壁24。
参考附图12，在附图12中相似的参考标号表示与附图11中和随后的制造步骤中相似的特征，通过用导体填充、平面化以从焊盘层16中清除过量导体并垂直地凹进到埋入的隔离圈42的顶部表面之上的深度，在插塞68之上的沟槽18的顶部区中形成插塞70。插塞68，70总体地构成了电容器极板20，在形成了插塞70之后，就出现了存储电容器10的部件。
参考附图13，在附图13中相似的参考标号表示与附图12中和随后的制造步骤中相似的特征，通过形成晶体管48和器件隔离区62完成存储器单元50，如上文参考附图7所描述。
在本发明的另一变型实施例中，在沟槽18延伸到衬底12之前形成掺杂区38。这就不需要受控的回拉处理以使焊盘层16的侧壁30相对于沟槽18的侧壁24回缩。此外，在形成了埋入的隔离圈42之后，在沟槽18中形成电容器极板20和埋入的电容器极板22。在形成了埋入的隔离圈42之后形成埋入的电容器极板22是有利的，因为埋入的电容器极板22和埋入的隔离圈42的横向边缘可以精确地自对齐。具体地说，埋入的隔离圈42的存在屏蔽了形成埋入的电容器极板22的掺杂剂的输送。
参考附图14，在附图14中相似的参考标号表示类似于附图1中的、根据本变型实施例的特征，与焊盘层14，16(附图1)相似但比它们更薄的焊盘层72，73形成在衬底12的顶部表面15上。例如，通过PECVD、HDPCVD或低压化学汽相淀积(LPCVD)淀积的氧化物的硬掩模层74形成在焊盘层72，73的暴露的表面上。硬掩模74和焊盘层72，73通过标准的光刻或蚀刻过程构图以形成窗口或开口，比如在附图14中可见的开口76，这种窗口或开口垂直地延伸到衬底12的顶部表面15。
参考附图15，在附图15中相似的参考标号表示与附图14中和随后的制造步骤中相似的特征，离子34通过开口76被注入到衬底12中以在衬底12中形成掺杂区78，如上文参考附图3所描述。掺杂区78与硬掩模层74和焊盘层72，73的侧壁垂直地自对齐或对准。具体地说，掺杂区78的侧边缘或边界与限定开口76的硬掩模层74的侧壁75垂直地对齐或对准。硬掩模层74将顶部表面15的面积屏蔽得通过窗口76不可见，以防止接收离子34的注入剂量。
参考附图16，在附图16中相似的参考标号表示与附图15中和随后的制造步骤中相似的特征，侧壁间隔物80被形成为邻近焊盘层72，73的侧壁和硬掩模层74的侧壁75。间隔物80可以由电介质材料(比如通过热CVD处理淀积的5纳米至50纳米的氧化物或氮化物)的保形层(未示)形成，使用RIE或等离子体蚀刻处理各向异性地蚀刻该电介质材料，这种蚀刻处理主要从水平表面相对于垂直表面有选择性地(即比垂直表面具有大得多的蚀刻速率地)清除保形层的材料。侧壁间隔物80使开口76变窄，这减小或缩小了通过变窄的开口76暴露的衬底12的顶部表面的面积。
参考附图17，在附图17中相似的参考标号表示与附图16中和随后的制造步骤中相似的特征，然后在衬底12中形成沟槽18，如上文参考附图1所描述。在形成沟槽18时，清除掺杂区78的中央部分以剩下包围沟槽18的掺杂区38。在沟槽18通过各向异性蚀刻处理形成之后，每个侧壁间隔物80的侧壁82屏蔽衬底12的下面的材料以使掺杂区78的外围部分保留下来，以构成掺杂区38。掺杂区38是环形的并包围沟槽18。
参考附图18，附图18中相似的参考标号表示与附图17中和随后的制造步骤中相似的特征，掺杂区38(附图17)被转变或转换为多孔区(未示)，它与多孔区40(附图4)相同，如上文参考附图4所描述。多孔区40中的多孔材料被转换为埋入的隔离圈42的组成绝缘体，如上文参考附图5所描述。可以在还原气氛中执行可选择的热处理以减少埋入的隔离圈42中的掺杂剂的浓度，如上文参考附图5所描述。可替换地，在形成沟槽18之前，可以将掺杂区38转换为多孔硅，然后在形成了深沟槽18之后转换为埋入的隔离圈42的组成材料。在另一变型实施例中，在通过本领域普通技术人员所理解的内部完全氧化(ITOX)处理形成沟槽18之前，掺杂区38可以被转换为埋入的绝缘层。
埋入的隔离圈42是环形并在沟槽18附近延伸或包围沟槽18。埋入的隔离圈42包括邻接沟槽18的侧壁43。埋入的隔离圈42的侧壁43和沟槽18的侧壁24基本共面或者齐平以使埋入的隔离圈42不凸伸进沟槽18。结果，在随后的处理中埋入的隔离圈42不闭塞或阻挡沟槽18。
参考附图19，在附图19中相似的参考标号表示与附图18中和随后的制造步骤中相似的特征，存储电容器10被形成在沟槽18中。存储电容器10的电容器极板20、埋入的电容器极板22和节点电介质28如上文参考附图1所示地形成。在形成了沟槽18之后清除其余的硬掩模74。
参考附图20，在附图20中相似的参考标号表示与附图19中和随后的制造步骤中相似的特征，通过形成晶体管48和器件隔离区62完成存储器单元50，如上文参考附图7所述。
在本发明的另一变型实施例中，通过以除了离子注入之外的方法并以自对准的方式引入掺杂剂可以形成埋入的隔离圈92(附图26)。
参考附图21，在附图21中相似的参考标号表示与附图1中相似的并根据本变型实施例的特征，类似于焊盘层14，16(附图1)的焊盘层84，85形成在衬底12的顶部表面15上。焊盘氮化物层85的厚度应当厚到足够避免被随后到处理步骤完全腐蚀。存储电容器10的埋入的电容器极板22和节点电介质28形成在沟槽18中，如上文参考附图1所述。通过以导体填充并凹进到类似于埋入的电容器极板22的顶部的深度，插塞83被形成在沟槽18的底部区中。电容器极板20的组成材料凹进到埋入的电容器极板22的顶部边缘。可选择地，通过CVD在凹进的电容器极板20之上的沟槽之暴露侧壁上可以形成薄的保形氮化物衬层。薄的氮化物衬层在随后清除防护盖86(附图26)的过程中保持了在埋入的电容器极板22的顶部和隔离圈92(参见附图26)的底部之间的侧壁绝缘部分的整体性。
参考附图22，在附图22中相似的参考标号表示与附图21中和随后的制造步骤中相似的特征，在电容器极板20之上的沟槽18用电介质材料(比如通过LPCVD、HDPCVD、PECVD或旋涂玻璃(SOG)淀积的氧化物)的保护盖86填充。然后保护盖86的组成材料凹进到衬底的顶部表面15之下的深度。
参考附图23，在附图23中相似的参考标号表示与附图22中和随后的制造步骤中相似的特征，邻近焊盘层84，85的侧壁和沟槽18侧壁24的顶部部分形成侧壁间隔物88。间隔物88可以由电介质材料(比如通过热CVD处理淀积的5纳米至50纳米的氮化物)的保形层(未示)形成，使用RIE或等离子体蚀刻处理各向异性地蚀刻该电介质材料，这种蚀刻处理主要从水平表面相对于垂直表面有选择性地清除保形层的材料。间隔物88使沟槽18的顶部部分变窄，以减少通过开口76暴露的顶部表面的面积。
参考附图24，在附图24中相似的参考标号表示与附图23中和随后的制造步骤中相似的特征，通过各向同性蚀刻法使保护盖86的组成材料凹进到侧壁间隔物88的底部表面之下的深度，这露出了在间隔物88之下且在保护盖86的凹进的顶部表面之上的沟槽18侧壁24的一部分25。在侧壁24的露出的部分25上的节点电介质28的部分被清除以沿着沟槽侧壁24的这个部分25暴露衬底12的组成材料。
参考附图25，在附图25中相似的参考标号表示与附图24中和随后的制造步骤中相似的特征，掺杂区90类似于掺杂区38(图4)，形成在衬底12的材料中。掺杂区90例如可以通过使沟槽侧壁24的露出的部分25向掺杂剂暴露的气相掺杂过程形成。通过间隔物88覆盖的侧壁24的部分受到保护而不向掺杂剂暴露。类似地，通过保护盖86保护电容器极板20不暴露给掺杂剂。掺杂剂沿着沟槽侧壁24的露出部分25扩散进入衬底12的材料。
参考附图26，在附图26中相似的参考标号表示与附图25中和随后的制造步骤中相似的特征，掺杂区90转换为多孔区(未示)，它与多孔区40(附图4)类似，如上文参考附图4所描述。该多孔区中的多孔材料被转换为埋入的隔离圈92的组成绝缘体，如上文参考附图5中的隔离圈42的形成所描述，这种埋入的隔离圈92类似于埋入的隔离圈42(附图5)。也如上文参考附图5，可以在还原气氛中执行可选择的热处理以减少在埋入的隔离圈92中的掺杂剂的浓度。
埋入的隔离圈92是环形并包围沟槽18。埋入的隔离圈92包括邻接沟槽18的侧壁93。埋入的隔离圈92的侧壁93和沟槽18的侧壁24基本共面以使埋入的隔离圈92不会凸伸进沟槽18。结果，在随后的处理中埋入的隔离圈92不闭塞或阻挡沟槽18。
参考附图27，在附图27中相似的参考标号表示与附图26中和随后的制造步骤中相似的特征，清除保护盖86和间隔物88以使沟槽18的顶部部分不被闭塞，也使电容器极板20的顶部表面露出。具体地说，通过蚀刻过程清除间隔物88，这个蚀刻过程相对于保护盖86的组成材料(例如氧化物)有选择性地清除间隔物88的组成材料(例如氮化物)。更具体地说，构成间隔物88的氮化物可以通过热磷酸相对于构成保护盖86的氧化物有选择性地被清除。然后，通过相对于构成节点电介质28的材料有选择性地清除保护盖86的组成材料的方法清除保护盖86。虽然在氮化物间隔物88的清除的过程中腐蚀了氮化物焊盘层85的一部分，但是足够的厚度仍然保留以在保护性氧化物盖86的清除过程中保护下面的氧化物焊盘层84。例如，如果节点电介质28由氮化物构成，则可以使用含有缓冲剂的氟化氢(BHF)来清除构成保护盖86的氧化物。
参考附图28，在附图28中相似的参考标号表示与附图27中和随后的制造步骤中相似的特征，通过用导体填充插塞68并凹进到埋入的隔离圈42的顶部表面之上的深度，在插塞83之上的沟槽18区域中形成插塞90。插塞83，90总体地构成了电容器极板20，这就完成了存储电容器10的形成。
参考附图29，在附图29中相似的参考标号表示与附图28中和随后的制造步骤中相似的特征，通过形成晶体管48和器件隔离区62完成存储器单元50，如上文参考附图7所描述。
在此通过参考术语“垂直”、“水平”等以举例而非限制性的方式建立参考系。如在此所使用的术语“水平”被定义为相对于常规的平面或衬底12的表面平行的平面，这与半导体衬底12的实际空间取向无关。术语“垂直”是指与刚才定义的水平垂直的方向。术语比如“在....上面”、“之上”、“之下”、“侧面”(如“侧壁”)、“更高”、“更低”、“在....之上”、“在....下面”和“在....之下”都相对于水平面定义。应该理解的是为描述本发明可以使用其它的各种参考系而不脱离本发明的精神和范围。
在此通过具体顺序的制造步骤已经描述了半导体结构的制造过程。然而，应该理解的是这个顺序可以不同于所描述的顺序。例如，相对于所示的顺序，可以改换两个或更多个制造步骤的顺序。此外，可以同时或部分同时地实施两个或更多个制造步骤。此外，可以省略不同的制造步骤并增加其它的制造步骤。应该理解的是所有这种改变落入本发明的范围。还应该理解的是本发明的特征在附图中没有按照比例绘制。
虽然通过各种实施例的描述已经示出了本发明，并且虽然非常详细地描述了这些实施例，但是无论如何申请人不希望将附加的权利要求的范围限制到这种细节中。因此，从广义上讲本发明不限于特定的细节、代表性的设备和方法以及所示出并描述的示例性实例。因此，在不脱离申请人的一般发明原理的精神或范围的前提下不必局限于这些细节。
权利要求
1.一种形成半导体结构的方法，包括形成具有从衬底的表面延伸到位于该表面之下的底壁的侧壁的沟槽；在沟槽的侧壁附近的衬底中并在衬底的表面和沟槽的底壁之间的深度处形成多孔区；和将多孔区转换为绝缘体以在沟槽附近限定埋入的隔离圈。
2.权利要求1所述的方法，其中多孔区包括多孔硅，并进一步包括氧化多孔硅以形成限定埋入的隔离圈的氧化物。
3.权利要求1所述的方法，其中形成沟槽的步骤进一步包括对硬掩模构图以限定开口；和通过经构图的硬掩模中的开口蚀刻被暴露的衬底区域以形成沟槽。
4.权利要求3所述的方法，进一步包括在形成沟槽之后加宽开口以使经构图的硬掩模中的加宽的开口比沟槽更宽；和通过加宽的开口注入掺杂剂离子以在衬底中限定掺杂区，该掺杂区在沟槽的侧壁附近延伸并在加宽的开口和沟槽的侧壁之间对齐。
5.权利要求4所述的方法，进一步包括在注入掺杂剂离子之前用导体至少部分地填充沟槽。
6.权利要求4所述的方法，其中在衬底中形成多孔区的步骤进一步包括将掺杂区转变为多孔区。
7.权利要求1所述的方法，进一步包括对硬掩模构图以限定开口；和在形成沟槽之前通过开口注入掺杂剂离子以在衬底中限定掺杂区。
8.权利要求7所述的方法，其中形成沟槽的步骤进一步包括使经构图的硬掩模中的开口变窄；和通过经构图的硬掩模中的变窄的开口将上述表面蚀刻到比离子的投影范围更大的深度以形成沟槽并限定这样的掺杂区其在沟槽的侧壁附近延伸并在该开口和沟槽的侧壁之间对齐。
9.权利要求8所述的方法，其中在衬底中形成多孔区的步骤进一步包括将掺杂区转变为多孔区。
10.权利要求1所述的方法，其中在衬底中形成多孔区的步骤进一步包括用以绝缘体填充沟槽；在绝缘体之上的沟槽的侧壁上形成间隔物；使绝缘体凹进以暴露在间隔物和绝缘体之间的沟槽侧壁的一部分；和通过侧壁的暴露部分将掺杂剂引入到衬底中以限定掺杂区。
11.权利要求10所述的方法，其中在衬底中形成多孔区的步骤进一步包括将掺杂区转变为多孔区。
12.一种形成存储器单元的方法，包括在衬底中形成沟槽；在沟槽中形成存储电容器的第一电容器极板；形成埋入在该沟槽附近的衬底中的第二电容器极板；形成具有与第一电容器极板电耦接的第一源极/漏极区以及第二源极/漏极区的晶体管；在沟槽侧壁附近的衬底中并在第二源极/漏极区和第二电容器极板之间的深度处形成多孔区；和将多孔区转换为绝缘体以限定将第一源极/漏极区与第二电容器极板电隔离的埋入的隔离圈。
13.权利要求12所述的方法，其中多孔区包括多孔硅，并进一步包括氧化多孔硅以形成限定埋入的隔离圈的氧化物。
14.权利要求12所述的方法，其中形成沟槽的步骤进一步包括对硬掩模构图以限定开口；和通过经构图的硬掩模中的开口蚀刻被暴露的衬底区域以形成沟槽。
15.权利要求14述的方法，进一步包括加宽经构图的硬掩模中的开口以使经构图的硬掩模中的加宽的开口比沟槽更宽；和通过加宽的开口注入掺杂剂离子以在衬底中限定掺杂区，该掺杂区在沟槽的侧壁附近延伸，并与加宽的开口对齐。
16.权利要求15所述的方法，其中在注入掺杂剂离子之前在沟槽中形成第一电容器极板，在衬底中形成多孔区的步骤进一步包括使第一电容器极板沿沟槽侧壁凹进到沟槽内暴露衬底掺杂区的深度；和将掺杂区转变为多孔区。
17.权利要求15所述的方法，其中在掺杂剂离子被注入之后和在多孔区被转换为绝缘体之后在沟槽中形成第一电容器极板，并且，在衬底中形成多孔区的步骤进一步包括将掺杂区转变为多孔区。
18.权利要求1所述的方法，进一步包括对硬掩模构图以限定开口；和在形成沟槽之前通过开口将掺杂剂离子注入到衬底中。
19.权利要求18所述的方法，其中形成沟槽的步骤进一步包括；使构图的硬掩模中的开口变窄；和通过构图的硬掩模中的变窄的开口将上述表面蚀刻到比离子的投影范围更大的深度以形成沟槽并限定这样的掺杂区其在沟槽的侧壁附近延伸并在变窄的开口和沟槽的侧壁之间对齐。
20.权利要求19所述的方法，其中在衬底中形成多孔区的步骤进一步包括在沟槽中形成第二电容器极板之前将掺杂区转变为多孔区。
21.权利要求19所述的方法，其中使开口变窄的步骤进一步包括在开口的侧壁上形成侧壁间隔物。
22.权利要求1所述的方法，其中在衬底中形成多孔区的步骤进一步包括用绝缘体填充沟槽；在绝缘体之上的沟槽侧壁上形成间隔物；使绝缘体凹进以暴露在间隔物和绝缘体之间的沟槽侧壁的一部分；和通过侧壁的暴露部分将掺杂剂引入到衬底中以限定掺杂区。
23.权利要求22所述的方法，其中在衬底中形成多孔区的步骤进一步包括将掺杂区转变为多孔区。
24.一种半导体结构，包括衬底；具有第一源极/漏极区和第二源极/漏极区的晶体管；在所说的衬底中的沟槽；包括位于沟槽中的第一电容器极板、埋入在沟槽附近的衬底中的第二电容器极板和用作所说的沟槽的衬层并使所说的第一电容器极板与所说的第二电容器极板电隔离的节点电介质，所说的第一电容器极板与第一源极/漏极区电耦接；和在所说的衬底中在所说的第一电容器极板附近的埋入的隔离圈，所说的埋入的隔离圈使所说的第一源极/漏极与所说的第二电容器极板电隔离，并且所说的埋入的隔离圈是通过氧化在衬底中的多孔区形成的。
25.权利要求24所述的半导体结构，其中所说的晶体管是平面晶体管，该平面晶体管包括在所说的衬底上的栅极电极和将所说的栅极电极与所说的衬底隔开的栅极电介质，所说的第一和第二源极/漏极区都形成在所说的衬底中，且它们位于所说的栅极电极的两侧。
全文摘要
本发明公开了一种半导体结构，这种半导体结构包括在衬底中形成的沟槽和在沟槽的侧壁附近延伸的埋入的隔离圈。埋入的隔离圈通过由衬底材料构成的埋入的多孔区形成的绝缘体构成。通过使用掩模和离子注入或者通过屏蔽沟槽侧壁并使用掺杂剂扩散限定的埋入的掺杂区形成多孔区。有利地，通过氧化法将多孔区转变为氧化物绝缘体。这种半导体结构可以是存储器单元的存储电容器，该存储器单元进一步具有在沟槽附近的埋入的极板和在沟槽里面的电容器节点，通过在沟槽侧壁上形成的节点电介质使该电容器节点与埋入的极板分离。
文档编号H01L27/108GK1967798SQ20061014285
公开日2007年5月23日 申请日期2006年10月27日 优先权日2005年10月28日
发明者杰克·阿兰·迈德曼, 程慷果 申请人:国际商业机器公司