专利名称：具有读出放大器的半导体装置及读出放大器的形成方法
技术领域：
本发明涉及一种形成半导体装置的读出放大器的方法。更具体而言，本发明涉及一种当读出放大器形成为信号放大器件时防止位线在P+拾取器(pickup)区上彼此跨接的方法。
背景技术：
在半导体装置中，DRAM包括单元区、外围电路区和核心区。单元区用于存储数据。外围电路区用于将外部电压转换为内部电压或者作为包括单元在内的半导体芯片内外的信号的媒介。核心区用于当在单元中写数据或者读取存储在单元中的数据时选择性地控制连接到相应单元的字线和位线。
通常，单元区中具有最小宽度的图案形成在DRAM，且外围电路区设置有具有比单元区大的宽度以及具有自由区域(free area)的图案。核心区设置有称为读出放大器的放大装置，其包括非常复杂的电路。这意味着核心区与单元区相比要求细致的设计规则。在一些情况下，由于当前器件高集成度的趋势，核心区的图案小于单元区中的图案。
现在将参考图1A到1E描述形成读出放大器的常规方法。
图1A到1E是示出用于形成读出放大器的常规方法中使用的一系列工艺步骤的俯视图。
参考图1A，器件隔离层110形成在半导体衬底100的读出放大器形成区中，从而界定出用于形成读出放大器的有源区。有源区包括NMOS形成区120a、PMOS形成区130a、N+拾取器形成区120b和P+拾取器形成区130b。
栅极绝缘层、栅极导电层和硬掩模层在衬底上层叠，以形成环形栅极140。具体地，N型栅极形成在NMOS和PMOS形成区中，且假设形成在有源区之外的器件隔离层110上的那些栅极140具有位于栅极140和导线之间的接触。
参考图1B，缓冲氧化物层(未显示)和间隔氮化物层(未显示)连续形成在所得的衬底的前表面上，该前表面上已形成栅极140。然后，绝缘层(未显示)形成在间隔氮化物层上以覆盖栅极。
具有用于暴露NMOS形成区120a和N+拾取器形成区120b的线型开口的第一掩模图案M1形成在绝缘层上。在暴露的NMOS形成区120a和N+拾取器形成区120b中的绝缘层通过使用第一掩模图案M1作为蚀刻掩模而蚀刻。下面的间隔氮化物层和缓冲氧化物层被进行各向异性蚀刻，使得间隔件(未显示)形成在栅极140的侧壁上，同时暴露栅极140之间的衬底的有源区，以及N+拾取器形成区120b。
N型杂质被离子注入到衬底的有源区中，该衬底的有源区已经暴露在NMOS形成区120a中的栅极140之间，该N型杂质还被注入到暴露的N+拾取器形成区120b中，以形成N+结区150a和N+拾取器区150b。
参考图1C，第一掩模图案M1被除去，且具有用于选择性地暴露PMOS形成区130a和一部分P+拾取器形成区130b的线型开口的第二掩模图案M2形成在所得的衬底的前表面上。在暴露的PMOS形成区130a和P+拾取器形成区130b中的绝缘层通过使用第二掩模图案M2作为蚀刻掩模而蚀刻。下面的间隔氮化物层和缓冲氧化物层被进行各向异性蚀刻，使得间隔件(未显示)形成在栅极140的侧壁上，同时暴露栅极140之间的衬底的有源区，以及P+拾取器形成区130b。
P型杂质被离子注入到有源区中，该有源区已经暴露在PMOS形成区130a中的栅极140之间，该P型杂质还被注入到暴露的P+拾取器形成区130b，以形成P+结区160a和P+拾取器区160b。
第二掩模图案M2被设计成覆盖P+拾取器形成区130b的中间部分，使得层叠的缓冲氧化物层、间隔氮化物层和绝缘层的图案保留在被覆盖的部分上。这是为了把保留在P+拾取器形成区130b左边的层叠的缓冲氧化物层、间隔氮化物层和绝缘层的图案连接到保留在其右边的图案。所得的层叠的缓冲氧化物层、间隔氮化物层和绝缘层的图案具有局部的H形结构。
如果第二掩模图案M2将P+拾取器形成区130b完全暴露，即，如果没有层叠的缓冲氧化物层、间隔氮化物层和绝缘层保留在P+拾取器形成区130b中，则分别保留在P+拾取器形成区130b的左右的层叠的缓冲氧化物层、间隔氮化物层和绝缘层的图案在y轴方向延长，而没有在x轴方向延伸并将它们彼此连接的支撑物。这意味着左、右图案在结构上是不稳定的，即容易变形。因此，第二掩模图案M2必须覆盖部分P+拾取器形成区130b。应该注意，最后没有位线接触孔形成在被覆盖的部分。
虽然保留在N+拾取器区域150b和PMOS区之间的层叠的缓冲氧化物层、间隔氮化物层和绝缘层图案在y轴方向延长，但是该图案不可能变形，因为其与PMOS区中的栅极140接触。
参考图1D，第二掩模图案M2被除去，并形成第一绝缘夹层，以覆盖所得的衬底。第一绝缘夹层被进行回蚀或化学机械抛光(CMP)，直到暴露栅极140。第二绝缘夹层形成在第一绝缘夹层上。第一和第二绝缘夹层的预定部分被蚀刻以形成分别暴露N+结区150a、P+结区160a、N+拾取器区150b和P+拾取器区160b的位线接触孔170。此外，也形成位线接触孔170以暴露形成在有源区外的器件隔离层110上的栅极140。
第三掩模图案M3以与第二掩模图案M2相同的方式形成在所得的衬底上，该衬底具有形成在其上的位线接触孔170。具体地，第三掩模图案M3具有用于暴露P+结区160a和部分P+拾取器区160b的线型开口，但不暴露P+拾取器区160b的中间部分。
在由第三掩模图案M3所暴露的P+结区160a和P+拾取器区160b中的位线接触孔170内进行另外的离子注入。通常，仅在P+结区160a和P+拾取器区160b中进行该另外的离子注入，而不在NMOS区和N+拾取器区150b中进行。这是因为P型杂质比N型杂质更容易固溶(resolve)，必须补偿导致的P+结区160a和P+拾取器区160b中接触电阻的增加。换言之，在假设具有形成在其中的接触的区域中的另外的离子注入增加了接触界面的掺杂浓度，并降低接触电阻。
该另外的离子注入不在形成于有源区外的栅极140上的位线接触孔170内进行，因为P型杂质向作为N型栅极的栅极140的离子注入增加电阻。
参考图1E，将第三掩模图案M3除去，并进行清洁工艺，以从位线接触孔170内除去杂质。在清洁工艺中，位线接触孔170外的第二绝缘夹层部分损失其厚度。
虽然在附图中未示出，位线导电层例如通过使用钨沉积在第二绝缘夹层上，以填充已被清洁的位线接触孔170。位线导电层被构图以形成位线，该位线分别与N+结区150a、P+结区160a、N+拾取器区150b、P+拾取器区160b和栅极140形成接触。
此后，进一步进行一系列常规工艺以完成半导体装置的读出放大器。
然而，常规工艺的问题在于，另外的离子注入过程中P+拾取器区160b被部分覆盖，因为用于该另外的离子注入的掩模图案(即第三掩模图案M3)具有与第二掩模图案M2相同的形状。这意味着不对相应于P+拾取器区160b的被覆盖部分的第二绝缘夹层的部分进行该另外的离子注入。
当P+拾取器区160b具有不进行另外的离子注入的部分时，当位线接触孔170在后续工艺中被清洁时，在已进行另外的离子注入的部分上发生的第二绝缘夹层的厚度损失量不同于在未进行另外的离子注入的部分上发生的损失量。这是因为已进行另外的离子注入的部分由于离子所导致的破坏在清洁中具有更快的损失率。
结果，在沉积位线导电层之前，在第二绝缘夹层上产生台阶部分。虽然这样的台阶部分在具有至少100nm线宽的情况下引起很少问题，但在具有小于100nm线宽的高集成器件的情况下导致很多问题。特别地，器件的高集成度降低了位线的线宽以及它们之间的间隔。因此，构图位线导电层的工艺变得更加困难。第二绝缘夹层上的台阶部分降低了位线导电层的表面平整度。这降低了在用于形成位线的曝光工艺中的DOF(焦深)余量，结果，引起有缺陷的构图，例如位线之间的跨接。
图2是沿图1E的线a-a’所取的剖面图，并显示了台阶部分，该台阶部分在清洁位线接触孔170时在第二绝缘夹层ILD2上产生，这在位线导电层180沉积之前，但在位线导电层180被构图之后。参考标号ILD1代表第一绝缘夹层。
发明内容
因此，本发明的一个目的是提供一种防止位线被P型杂质的不规则浓度导致的产生于绝缘夹层上的台阶部分彼此跨接的方法，该P型杂质在形成半导体装置的读出放大器时被离子注入到P+拾取器区中的绝缘夹层。
为了实现此目的，提供了一种形成半导体装置的读出放大器的方法，包括如下步骤提供半导体衬底，该衬底具有形成在衬底上的用于读出放大器的NMOS和PMOS、形成在NMOS和PMOS之间的衬底上的具有平行条形状的P+拾取器(pickup)和N+拾取器，以及具有形成在NMOS与P+拾取器之间、P+拾取器与N+拾取器之间以及N+拾取器与PMOS之间的衬底上的绝缘层，使得形成在P+拾取器与N+拾取器之间的一部分绝缘层跨接到形成在其它区域中的一部分绝缘层；在绝缘层上形成绝缘夹层以覆盖NMOS、PMOS、P+拾取器和N+拾取器；蚀刻绝缘夹层，以形成用于分别暴露NMOS的结区、PMOS的结区、P+拾取器、N+拾取器和栅极的接触孔；在衬底上形成掩模图案，接触孔形成在衬底上，掩模图案具有用于选择性地暴露PMOS的结区和P+拾取器区域中的接触孔的孔型开口；通过使用掩模图案作为离子注入阻隔，在由接触孔所暴露的PMOS的结区中和由接触孔暴露的P+拾取器的区域中进行P型杂质的离子注入；除去掩模图案；清洁衬底，掩模图案已经从衬底除去；和在绝缘夹层上形成位线，以填充接触孔。
具有孔型开口的掩模图案通过使用ArF曝光设备而形成。
从结合附图的下面详细说明中，本发明的上述和其他目的、特点和优点将更为明显，在附图中图1A到1E是分别示出用于形成半导体装置的读出放大器的现有技术的步骤的俯视图；图2是示出在现有技术中发生问题的半导体装置的剖面图；图3A到3E是分别示出根据本发明实施例形成半导体装置的读出放大器的一系列工艺的俯视图；图4A到4C是示出本发明另一实施例的俯视图。
具体实施例方式
此后，将参考附图描述本发明的优选实施例。在后面的描述和附图中，相同的参考标号用于指代相同或类似的元件，且因此将省略对于相同与或类似元件的重复描述。
图3A到3E是分别示出用于形成半导体装置的读出放大器的一系列工艺的俯视图。
参考图3A，器件隔离层310形成在半导体衬底300的读出放大器形成区中，从而界定形成读出放大器的有源区。该有源区包括NMOS形成区320a、PMOS形成区330a、N+拾取器形成区320b和P+拾取器形成区330b。
栅极绝缘层、栅极导电层和硬掩模层在衬底300上层叠，以形成环形的N型栅极340。具体地，栅极340形成在NMOS和PMOS形成区320a和330a中，且假设形成在有源区外的器件隔离层310上的那些栅极340具有在栅极340和导线之间的接触。
参考图3B，缓冲氧化物层(未显示)和间隔氮化物层(未显示)连续形成在所得的衬底的前表面上，该前表面上形成有栅极340。然后，绝缘层(未显示)形成在间隔氮化物层上，以覆盖栅电极340。缓冲氧化物层由TEOS(四乙基原硅酸)氧化物或HTO(高温氧化物)形成并具有20-500的厚度，且间隔氮化物层具有50-700的厚度。
具有用于暴露NMOS形成区320a和N+拾取器形成区320b的线型开口的第一掩模图案M1’形成在绝缘层上。在暴露的NMOS形成区320a和N+拾取器形成区320b中的绝缘层通过使用第一掩模图案M1’作为蚀刻掩模而蚀刻。下面的间隔氮化物层和缓冲氧化物层被进行各向异性蚀刻，使得间隔件(未显示)形成在栅极340的侧壁上，同时暴露栅极340之间的有源区以及N+拾取器形成区320b。
N型杂质被离子注入到已经暴露在NMOS形成区320a中的栅极340之间的有源区中，并注入到暴露的N+拾取器形成区320b中，以形成N+结区350a和N+拾取器区350b。
参考图3C，第一掩模图案M1’被除去，且具有用于选择性地暴露PMOS形成区330a和一部分P+拾取器形成区330b的线型开口的第二掩模图案M2’形成在所得的衬底的前表面上。在暴露的PMOS形成区330a和P+拾取器形成区330b中的绝缘层通过使用第二掩模图案M2’作为蚀刻掩模而蚀刻。下面的间隔氮化物层和缓冲氧化物层被进行各向异性蚀刻，使得间隔件形成在栅极340的侧壁上，同时暴露栅极140之间的有源区，以及P+拾取器形成区330b。
P型杂质被离子注入到已经暴露在PMOS形成区330a中的栅极340之间的有源区中，并注入到暴露的P+拾取器形成区330b中，以形成P+结区360a和P+拾取器区360b。
第二掩模图案M2’设计来覆盖P+拾取器形成区330b的中间部分，使得层叠的缓冲氧化物层、间隔氮化物层和绝缘层图案保留在被覆盖的部分上。这是为了将保留在P+拾取器形成区330b左边的层叠的缓冲氧化物层、间隔氮化物层和绝缘层图案连接到保留在其右边的图案。层叠的缓冲氧化物层、间隔氮化物层和绝缘层的所得图案具有局部的H形结构。保留在x轴方向的叠层图案和在y轴方向延长的图案具有100-5000的宽度和高度。
结果，形成了用于读出放大器的NMOS和PMOS。P+拾取器区360b和N+拾取器区350b以平行条的形状形成在NMOS和PMOS之间的衬底上。绝缘层形成在NMOS和P+拾取器区360b之间、P+拾取器区360b和N+拾取器区350b之间、和N+拾取器区350b和PMOS之间的衬底上。具体地，形成在P+拾取器区360b和N+拾取器区350b之间的一部分绝缘层跨接到其形成在NMOS和P+拾取器区360b之间的一部分，因此提供半导体衬底。
参考图3D，第二掩模图案M2’被除去，且形成第一绝缘夹层以覆盖所得的衬底。第一绝缘夹层被进行回蚀或CMP，直到暴露栅极340。第二绝缘夹层例如通过使用BPSG(硼磷硅酸盐玻璃)形成在第一绝缘夹层上，且表面被平坦化。第一和第二绝缘夹层的预定部分被蚀刻以形成用于分别暴露N+结区350a、P+结区360a、N+拾取器区350b和P+拾取器区360b的位线接触孔370。此外，位线接触孔370还形成来暴露形成在有源区外的器件隔离层310上的栅极340。
第三掩模图案M3’形成在具有形成在其上的位线接触孔370的所得的衬底上，其方式为第三掩模图案M3’具有选择性地暴露P+结区360a和P+拾取器区360b中的位线接触孔370的孔型开口。
为了形成具有孔型开口的第三掩模图案M3’，采用以ArF作为其光源的ArF曝光装置。这是因为常规的I线曝光装置不能形成具有精细孔型开口的图案。
为了提高接触电阻，通过使用第三掩模图案M3’作为离子注入阻隔，在已经通过位线接触孔370暴露的P+结区360a和P+拾取器区360b中进行P型杂质的另外的离子注入。
在现有技术的情况下，第三掩模图案M3以与第二掩模图案M2相同的方式设计。具体地，第三掩模图案M3覆盖P+拾取器区160b的中间部分，使得在P+拾取器区域160b之上的第二绝缘夹层的一些区域中不进行另外的离子注入。相反，根据本发明的第三掩模图案M3’仅选择性地暴露位于P+结区360b和P+拾取器区360b中的位线接触孔370，使得对形成在P+结区360a和P+拾取器区360b之上的第二绝缘夹层不进行另外的离子注入。
参考图3E，除去第三掩模图案M3’，并进行清洁工艺以从位线接触孔370内除去杂质。在清洁工艺中，在位线接触孔370之外的第二绝缘夹层部分损失其厚度。
在现有技术的情况下，在清洁工艺中第二绝缘夹层损失的厚度量是不规则的，因为在P+拾取器区160b之上的第二绝缘夹层的一些区域中进行另外的离子注入，但在其他区域中没有进行。相反，根据本发明，在清洁工艺中第二绝缘夹层损失的厚度量是均匀的，因为在P+结区360a和P+拾取器区360b之上的第二绝缘夹层的任何区域中都没有进行另外的离子注入。
虽然在附图中未示出，位线导电层例如通过使用钨沉积在第二绝缘夹层上，从而填充已被清洁的位线接触孔370。位线导电层被构图以形成位线，该位线分别与N+结区350a、P+结区360a、N+拾取器区350b、P+拾取器区360b和栅极340形成接触。
此后，进一步进行一系列常规工艺以完成半导体装置的读出放大器。
如上所述，根据本发明用于另外的离子注入的第三掩模M3’具有用于选择性地暴露P+结区360a和P+拾取器区360b中的位线接触孔370的孔型开口，使得不对P+结区360a和P+拾取器区360b之上的第二绝缘夹层进行另外的离子注入。结果，当位线接触孔370被清洁时，第二绝缘夹层在P+结区360a和P+拾取器区360b的所有区域中均匀地损失其厚度。这意味着在第二绝缘夹层上不产生台阶部分，且沉积在第二绝缘夹层上的位线导电层的平整程度提高了。因此，本发明提高了当位线导电层被构图时的曝光工艺的DOF余量，并防止位线彼此跨接。这提高了半导体装置的产率。
考虑到对准余量，第三掩模图案M3’的开口优选大于位线接触孔370。在此情形，在另外的离子注入期间，P+杂质被离子注入到每个位线接触孔370的上边缘上的一部分第二绝缘夹层。结果，发生在离子注入部分上的损失率大于其他部分。然而，即使当第二绝缘夹层在每个位线接触孔370的上边缘上被部分损失，不会像现有技术一样在第二绝缘夹层上产生局部台阶部分。相反，每个位线接触孔370的入口增加，且有利地，接触孔可以更容易地填充。
在本发明的上述实施例中，第二掩模图案M2’覆盖P+拾取器区360b的中间部分，使得保留在NMOS区和P+拾取器区360b之间的层叠的缓冲氧化物层、间隔氮化物层和绝缘层的图案跨接到保留在P+拾取器区360b和N+拾取器区350b之间的层叠的缓冲氧化物层、间隔氮化物层和绝缘层的图案，由此防止图案变形。或者，根据本发明的另一实施例，如图4A到4C所示，第二掩模图案M2”可以使P+拾取器区360b完全暴露，且第一掩模图案M1”可以覆盖N+拾取器区350b的中间部分，使得保留在PMOS区和N+拾取器区350b之间的层叠的缓冲氧化物层、间隔氮化物层和绝缘层的图案跨接到保留在P+拾取器区360b和N+拾取器区350b之间的层叠的缓冲氧化物层、间隔氮化物层和绝缘层的图案，由此防止图案变形。在此情形，第三掩模图案M3”具有用于选择性地暴露P+结区360a和P+拾取器区360b中的位线接触孔370的孔型开口。这防止了位线由于第二绝缘夹层的不规则损失而彼此跨接。
虽然本发明描述并示出了在P+结区360a和P+拾取器区360b中进行另外的离子注入的情况，但是本发明不限于此，例如本发明适用于在N+结区350a和N+拾取器区350b中进行另外的离子注入的情形。
如上所述，当根据本发明形成半导体装置的读出放大器时，用于P型杂质的另外的离子注入的掩模图案具有用于选择性地暴露P+结区和P+拾取器区中的位线接触孔的孔型开口，使得不对位线接触孔外的绝缘夹层进行另外的离子注入。这防止了由于不规则的另外的离子注入而在绝缘夹层上产生的台阶部分，并防止位线彼此跨接。结果，提高了半导体装置的产率。
虽然为了示例的目的描述了本发明的优选实施例，但本领域的技术人员将理解，可以进行各种改进、增加和替换，而不脱离由权利要求所限定的本发明的精神和范畴。
权利要求
1.一种形成半导体装置的读出放大器的方法，包括步骤提供半导体衬底，所述半导体衬底具有形成在所述衬底上的用于读出放大器的NMOS和PMOS、形成在NMOS和PMOS之间的衬底上具有平行条形状的P+拾取器和N+拾取器，并且具有形成在NMOS与P+拾取器之间、P+拾取器与N+拾取器之间以及N+拾取器与PMOS之间的衬底上的绝缘层，使得形成在P+拾取器与N+拾取器之间的一部分绝缘层跨接到形成在其它区域中的一部分绝缘层；在所述绝缘层上形成绝缘夹层以覆盖所述NMOS、PMOS、P+拾取器和N+拾取器；蚀刻所述绝缘夹层，以形成用于分别暴露所述NMOS的结区、PMOS的结区、P+拾取器、N+拾取器和栅极的接触孔；在所述衬底上形成掩模图案，所述接触孔形成在所述衬底上，所述掩模图案具有用于选择性地在暴露PMOS的结区和P+拾取器区域中的接触孔的孔型开口；通过使用掩模图案作为离子注入阻隔，在由所述接触孔所暴露的PMOS的结区中和由所述接触孔暴露的P+拾取器的区域中进行P型杂质的离子注入；除去所述掩模图案；清洁所述衬底，且所述掩模图案已经从所述衬底除去；和在所述绝缘夹层上形成位线，以填充所述接触孔。
2.如权利要求1所述的方法，其中具有孔型开口的所述掩模图案通过使用ArF曝光设备而形成。
3.一种具有读出放大器的半导体装置，所述半导体装置包括半导体衬底，具有形成在所述衬底上的用于读出放大器的NMOS和PMOS、形成在NMOS和PMOS之间的所述衬底上具有平行条形状的P+拾取器和N+拾取器，并且具有形成在NOMS与P+拾取器之间、P+拾取器与N+拾取器之间以及N+拾取器与PMOS之间的衬底上的绝缘层，使得形成在P+拾取器与N+拾取器之间的一部分绝缘层跨接到形成在其它区域中的一部分绝缘层；形成在所述绝缘层上的绝缘夹层，所述绝缘层覆盖所述NMOS、PMOS、P+拾取器和N+拾取器；蚀刻进所述绝缘夹层的接触孔，分别暴露所述NMOS的结区、PMOS的结区、P+拾取器、N+拾取器和栅极；P型杂质，注入进由所述接触孔暴露的PMOS的结区中和由所述接触孔暴露的P+拾取器的区域中；和位线，形成在所述绝缘夹层上以填充所述接触孔。
4.如权利要求3所述的半导体装置，其中使用掩模图案作为离子注入阻隔将杂质注入。
全文摘要
本发明提供了一种形成半导体装置的读出放大器的方法，该方法防止位线由于P型杂质的不规则密度而在绝缘夹层上产生的台阶部分彼此跨接，该P型杂质在形成半导体装置的读出放大器时离子注入到P+拾取器区中的绝缘夹层中。半导体装置的产率得到提高。
文档编号H01L27/092GK1992228SQ20061015186
公开日2007年7月4日 申请日期2006年9月13日 优先权日2005年12月28日
发明者具东哲 申请人:海力士半导体有限公司