专利名称：半导体元件的制作方法
技术领域：
本发明是有关于一种互补式金属氧化物半导体(complementary metal oxide semiconductor；CMOS)电路，且特别有关于一种具有不同栅极结构的P沟道金属氧化物半导体(p-channel metal oxide semiconductor；PMOS)晶体管与N沟道金属氧化物半导体(n-channel metal oxidesemiconductor；NMOS)晶体管。
背景技术：
互补式金属氧化物半导体(CMOS)技术是非常广泛地应用在现今集成电路制造中，其通常在一半导体基板内形成一N沟道金属氧化物半导体(NMOS)与P沟道金属氧化物半导体(PMOS)晶体管。在一具有NMOS与PMOS晶体管的传统CMOS元件中，栅极介电层通常由二氧化硅形成，而栅极导电体则由具有相反掺杂形式的多晶硅形成。也就是说，NMOS与PMOS晶体管的栅极结构具有相同的材料与厚度的栅极介电层与栅极导电体。然而，多晶硅作为栅极导电体会对CMOS缩放比例造成问题，包括多晶硅空乏现象(poly depletion)、高栅极电阻、与硼穿透(Bpenetration)效应。而且，当元件尺寸不断缩小时，则有必要使用较薄的二氧化硅作为栅极介电层，但是却造成栅极漏电流的问题。为了解决上述问题，则作成一个具有高介电常数材料/金属叠层的栅极结构是为势在必行的技术，尤其是在45nm以下的时代。
使用高介电常数材料可以使较厚的栅极介电层提供等同于较薄的二氧化硅层的电容量，或者具有等同于较薄的二氧化硅层的有效氧化物厚度(effective oxide thickness)，因而降低漏电流。使用金属栅极则具有下列优点，例如不会有硼由多晶硅栅极穿透非常薄的栅极介电材料而进入沟道、较低的栅极电阻、以及较低的栅极介电材料的电磁测流厚度(electrical thickness)。透过消除发生在重掺杂多晶硅栅极的空乏现象而得到最重要的利益。
然而，高介电常数材料/金属栅极技术遭遇到如何以适当的材料将CMOS元件的栅极结构最适化的挑战。其中一个挑战是难以找到具有适合NMOS与PMOS晶体管的能带状态(band-edgestate)的金属栅极，尤其是对PMOS晶体管而言。另外的挑战则是金属栅极需要可以分别针对NMOS与PMOS晶体管调整的工作函数，例如针对NMOS晶体管而言须要求金属栅极的工作函数介于约4.1eV至约4.4eV之间，而针对PMOS晶体管而言则须要求金属栅极的工作函数介于约4.8eV至约5.2eV之间。由于所谓的费米能阶自旋或外质状态存在的缘故，因而金属栅极的工作函数也显示出其对高介电常数材料的组成的依存性。而且，由于金属栅极与栅极介电材料或金属沉积技术之间的交互作用，因此NMOS晶体管的有效氧化物厚度可能不同于PMOS晶体管的有效氧化物厚度(例如，对于位于相同高介电常数材料厚度上的不同金属栅极而言，此差异通常大于2埃)。在NMOS晶体管内则观察到更严重的漏电流。对于位于相同栅极介电材料上的NMOS与PMOS晶体管而言，是很难发现适合的金属栅极。
发明内容
本发明的实施例揭露具有PMOS与NMOS晶体管的CMOS集成电路，且所述晶体管具有不同栅极结构。
本发明提供一种半导体元件，包括一半导体基板，具有一P沟道金属氧化物半导体元件区域(PMOS)与一N沟道金属氧化物半导体元件区域(NMOS)；一第一栅极结构，位于该PMOS元件区域上方，包括一位于该半导体基板上方的第一栅极介电层、与一位于该第一栅极介电层上方的第一栅极导电体；以及一第二栅极结构，位于该NMOS元件区域上方，包括一位于该半导体基板上方的第二栅极介电层、及一位于该第二栅极介电层上方的第二栅极导电体；其中，该第一栅极导电体包括一以硅为基材的材料层，且该第二栅极导电体包括一以金属为基材的材料层。
本发明所述的半导体元件，该第一栅极介电层与该第二栅极介电层是由不同介电材料所形成，且所述介电材料选自由SiON、HfSiON及高介电常数材料所组成的群组。
本发明所述的半导体元件，该第一栅极介电层与该第二栅极介电层是由具有不同厚度的相同介电材料所形成，且所述介电材料选自由SiON、HfSiON及高介电常数材料所组成的群组。
本发明所述的半导体元件，该第一栅极导电体的该以硅为基材的材料层是为一多晶硅层，且该第二栅极导电体的该以金属为基材的材料层是选自由TaC、TaN、TaSiN及HfN所组成的群组。
本发明所述的半导体元件，更包括一位于该第二栅极导电体的该以金属为基材的材料层上方的保护层，其中该保护层选自由多晶硅、以硅为基材的材料、及以金属为基材的材料所组成的群组。
本发明所述的半导体元件，更包括一位于该第二栅极导电体的该以金属为基材的材料层上方的覆盖层，其中该覆盖层是为一多晶硅层。
本发明所述的半导体元件，更包括一位于该第二栅极导电体的该以金属为基材的材料层上方的保护层，其中该保护层选自由多晶硅、以硅为基材的材料、及以金属为基材的材料所组成的群组；以及一位于该保护层上方的覆盖层，其中该覆盖层是为一多晶硅层。
本发明所述的半导体元件，该第一栅极结构与该第二栅极结构在该半导体基板上方具有相同的高度。
本发明另提供一种半导体元件，包括一半导体基板，具有一P沟道金属氧化物半导体元件区域(PMOS)与一N沟道金属氧化物半导体元件区域(NMOS)；一第一栅极结构，位于该PMOS元件区域上方，包括一位于该半导体基板上方的第一栅极介电层、与一位于该第一栅极介电层上方的第一栅极导电体；以及一第二栅极结构，位于该NMOS元件区域上方，包括一位于该半导体基板上方的第二栅极介电层、及一位于该第二栅极介电层上方的第二栅极导电体；其中，该第一栅极导电体包括一以金属为基材的材料层，且该第二栅极导电体包括一以硅为基材的材料层。
本发明所述的半导体元件，该第一栅极导电体的该以金属为基材的材料层选自由WN、WCN、Ru、Pt、Ir、Mo2N及MoON所组成的群组，且该第二栅极导电体的该以硅为基材的材料层为一多晶硅层。
本发明所述的半导体元件，该第一栅极结构与该第二栅极结构在该半导体基板上方具有相同的高度。
本发明又提供一种半导体元件，包括一半导体基板，具有一P沟道金属氧化物半导体元件区域(PMOS)与一N沟道金属氧化物半导体元件区域(NMOS)；一第一栅极结构，位于该PMOS元件区域上方，包括一位于该半导体基板上方且由SiON形成的第一栅极介电层、与一位于该第一栅极介电层上方且由多晶硅形成的第一栅极导电体；以及一第二栅极结构，位于该NMOS元件区域上方，包括一位于该半导体基板上方且由高介电常数材料形成的第二栅极介电层、及一位于该第二栅极介电层上方且由以金属为基材的材料形成的第二栅极导电体。
本发明所述的半导体元件，由于平衡了工作函数而提升了CMOS元件的性能。
图1A至图1F是绘示本发明一较佳实施例形成具有不同栅极结构的PMOS与NMOS晶体管的方法的剖面图。
图2A至图2B是绘示本发明一较佳实施例不使用覆盖层而形成栅极结构的方法的剖面图。
图3A至图3D是绘示本发明一较佳实施例不使用保护层而形成栅极结构的方法的剖面图。
图4A至图4B是绘示本发明一较佳实施例不使用保护层与覆盖层而形成栅极结构的方法的剖面图。
具体实施例方式
为了让本发明的目的、特征及优点能更明显易懂，下文特举较佳实施例，并配合所附图示，做详细的说明。本发明说明书提供不同的实施例来说明本发明不同实施方式的技术特征。其中，实施例中的各元件的配置是为说明之用，并非用以限制本发明。且实施例中图式标号的部分重复，是为了简化说明，并非意指不同实施例之间的关联性。
本发明的实施例揭露具有PMOS与NMOS晶体管的CMOS集成电路，且所述晶体管具有不同栅极结构。
根据本发明，PMOS晶体管具有一第一栅极导电体与一第一栅极介电层，其中第一栅极介电层具有第一介电性质(介电材料及/或介电常数)及一第一介电层厚度，且第一介电层厚度使PMOS晶体管的性能及信赖性最适化；NMOS晶体管具有一第二栅极导电体与一第二栅极介电层，其中第二栅极介电层具有第二介电性质(介电材料及/或介电常数)及一第二介电层厚度，且第二介电层厚度使NMOS晶体管的性能及信赖性最适化。至于用于形成栅极电极的导电材料，第一栅极导电体是不同于第二栅极导电体。至于用于形成栅极介电层的介电材料，第一介电材料是不同于第二介电材料及/或第一介电层厚度是不同于第二介电层厚度。通过针对PMOS晶体管与NMOS晶体管使用不同栅极结构，使两种形式的晶体管的电性表现与信赖度最大化且最适化，而改良CMOS集成电路。
以下，在所附的图示中相同的符号是指不同实施例中相似或相同的部分。在所述图示中，为了说明的清楚与方便起见，实施例的形状与厚度可能经过放大。
在此，图1A至图1F是绘示本发明一较佳实施例形成具有不同栅极结构的PMOS与NMOS晶体管的方法的剖面图。
在图1A中，根据CMOS制程，对半导体基板10进行PMOS与NMOS晶体管的阱区/沟道注入步骤与隔离步骤。半导体基板10包括用于将第一元件区域14与第二元件区域16电性绝缘的隔离区12。如即将于下列说明书中详述地一样，用于形成PMOS晶体管的第一元件区域14是指PMOS元件区域14；用于形成NMOS晶体管的第二元件区域16是指NMOS元件区域16。PMOS与NMOS晶体管可以制作在P阱区与N阱区上，且可以直接制作在半导体基板10上或内。半导体基板10可以由单晶硅、硅锗、应变硅于硅锗上、砷化镓、硅于绝缘层上、硅锗于绝缘层上、锗于绝缘层上、或磷化铟所组成。半导体基板10更可以包括一介面层11(例如，一基础氧化物层)，用以避免不乐见的元素在半导体基板10与后续形成的层间发生内部扩散的问题。隔离区12可以形成为浅沟槽隔离结构、LOCOS形式的隔离结构或掺杂的隔离区域。在图1A至图1F所示的实施例中，隔离区12是为以已知技术中传统沟槽蚀刻及沉积制程所形成的浅沟槽隔离结构。
参考图1A，第一介电层18与第一导电层20是先后沉积在半导体基板10上，然后通过光刻蚀刻制程而从NMOS元件区域16移除第一介电层18与第一导电层20。残留在PMOS元件区域14的第一介电层18与第一导电层20则进一步在后续步骤中被图案化，而形成PMOS晶体管的栅极结构的至少一部分，此部分将于后详述。
第一介电层18是由氮氧化硅或高介电常数材料形成。犹如在整份说明书中所用一样，术语“高介电常数”是指介电常数约大于4的材料，尤其是指介电常数约大于8的材料，且甚至是指介电常数约大于10的材料。例如，用于形成第一介电层18的高介电常数材料可以包括HfxOy、HfxSiyOz、HfSiON、HfSiON(Zr)、ZrxOy、ZrxSiyOz、HfTaTiOx、HfTaOx、HfTiOx、其它金属氧化物(例如，AlxOy、TixOy及TaxOy)或其组合。高介电常数材料的形成方法包括化学气相沉积法、原子层沉积法、等离子增强型化学气相沉积法、物理气相沉积法等常用的技术。第一介电层18的厚度是介于约5埃至100埃之间。
第一导电层20是由以硅为基材的材料或以金属为基材的材料组成。以硅为基材的材料的例子包括多晶硅、掺杂多晶硅、非晶硅、单晶硅或硅锗。以金属为基材的材料包括金属、金属氮化物及金属硅化物，且以具有P沟道金属特性与适合PMOS晶体管的工作函数为较佳。可以通过添加掺杂物而改变以金属为基材的材料的工作函数。以金属为基材的材料的例子包括W、WN、WCN、Ru、Pt、Ir、Mo、Mo2N、MoON、Ta、TaC、TaN、TaCN、TaSiN、TiAlN、TiN、Cu、Al、IrSi、WSi、CoSi、MoSi2、HfN及HfSi、或NiSi等。第一导电层20的形成方法包括化学气相沉积法、物理气相沉积法或溅镀等。
对于第一介电层18/第一导电层20结构而言，有各式各样的材料组合以形成PMOS晶体管的栅极结构。例如，在一较佳实施例中，第一介电层18/第一导电层20的结构为氮氧化硅/多晶硅叠层；在另一较佳实施例中，为高介电常数材料/多晶硅叠层；在又一较佳实施例中，为高介电常数材料/金属叠层；在又另一较佳实施例中，为氮氧化硅/金属叠层。
在图1B中，第二介电层22与第二导电层24是先后沉积在基板10的PMOS元件区域14与NMOS元件区域16上，并覆盖包括第一介电层18与第一导电层20等图案化结构。请注意，一部分第二介电层22与第二导电层24将于之后从PMOS元件区域14移除；而一部分第二介电层22与第二导电层24将留在NMOS元件区域16，且在后续制程中被图案化，以形成NMOS晶体管的栅极结构的至少一部分。
虽然本发明的实施例揭露了先在PMOS元件区域14形成第一介电层18/第一导电层20结构；但是，也可以在形成第一介电层18/第一导电层20结构于PMOS元件区域14前，先在NMOS元件区域16形成第二介电层22/第二导电层24结构。
第二介电层22是由氮氧化硅或高介电常数材料形成。例如，用于形成第二介电层22的高介电常数材料可以包括HfxOy、HfxSiyOz、HfSiON、HfSiON(Zr)、ZrxOy、ZrxSiyOz、HfTaTiOx、HfTaOx、HfTiOx、其它金属氧化物(例如，AlxOy、TixOy及TaxOy)或其组合。高介电常数材料的形成方法包括化学气相沉积法、原子层沉积法、等离子增强型化学气相沉积法、物理气相沉积法等常用的技术。第二介电层22的厚度是介于约5埃至100埃之间。
第二导电层24是由以硅为基材的材料或以金属为基材的材料组成。以硅为基材的材料的例子包括多晶硅、掺杂多晶硅、非晶硅、单晶硅或硅锗。以金属为基材的材料包括金属、金属氮化物及金属硅化物，且以具有N沟道金属特性与适合NMOS晶体管的工作函数较佳。可以通过添加掺杂物而改变以金属为基材的材料的工作函数。以金属为基材的材料的例子包括W、WN、WCN、Ru、Pt、Ir、Mo、Mo2N、MoON、Ta、TaC、TaN、TaCN、TaSiN、TiAlN、TiN、Cu、Al、IrSi、WSi、CoSi、MoSi2、HfN及HfSi、或NiSi等。第二导电层24的形成方法包括化学气相沉积法、物理气相沉积法或溅镀等。
对于第二介电层22/第二导电层24结构而言，有各式各样的材料组合以形成NMOS晶体管的栅极结构。例如，在一较佳实施例中，第二介电层22/第二导电层24的结构为氮氧化硅/多晶硅叠层；在另一较佳实施例中，为高介电常数材料/多晶硅叠层；在又一较佳实施例中，为高介电常数材料/金属叠层；在又另一较佳实施例中，为氮氧化硅/金属叠层。
为了将CMOS元件的双栅极结构最适化，则位于PMOS元件区域14的第一叠层(第一介电层18/第一导电层20)与位于NMOS元件区域16的第二叠层(第二介电层22/第二导电层24)可以有很多种组合。例如，在一较佳实施例中，第一叠层为氮氧化硅/多晶硅叠层，且第二叠层为高介电常数材料/金属叠层。在另一较佳实施例中，第一叠层为高介电常数材料/多晶硅叠层，且第二叠层为高介电常数材料/金属叠层。在又一较佳实施例中，第一叠层为高介电常数材料/金属叠层，且第二叠层为氮氧化硅/多晶硅叠层。在又一较佳实施例中，第一叠层为高介电常数材料/金属叠层，且第二叠层为氮氧化硅/金属叠层。在又一较佳实施例中，第一叠层为高介电常数材料/金属叠层，且第二叠层为高介电常数材料/金属叠层；然而两个高介电常数材料是为相同厚度的不同材料。在又一较佳实施例中，第一叠层为高介电常数材料/金属叠层，且第二叠层为高介电常数材料/金属叠层；然而两个高介电常数材料是为不同厚度的相同材料。
如图1C所示，在另一选择性的步骤中，于第二导电层24上沉积一保护层26，用以防止下方以金属为基材的材料氧化。保护层26可由以硅为基材的材料或以金属为基材的材料组成。保护层26可由同于第一导电层20或第二导电层24的材料组成。保护层26包括(但不限于)通过化学气相沉积法、物理气相沉积法或溅镀法所形成的多晶硅、掺杂多晶硅、非晶硅、单晶硅、金属、金属氮化物或金属硅化物。
在图1D中，进行光刻与干蚀刻制程，以暴露第一导电层20，其中第一导电层20大体与位于NMOS元件区域16的保护层26的顶部切齐。详细而言，在NMOS元件区域16提供一图案化的光致抗蚀剂层，然后移除PMOS元件区域14上未被覆盖的保护层26、第二导电层24与第二介电层22，直到露出位于PMOS元件区域14的第一导电层20。第一导电层20外露的顶部是大体上与NMOS元件区域16上保护层26的剩余部分26a切齐。然后剥离光致抗蚀剂层，因此部分保护层26a、第二导电层24a与第二介电层22a残留在NMOS元件区域16。
如图1E所示，在另一选择性的步骤中，在PMOS元件区域14与NMOS元件区域16都沉积一覆盖层28而覆盖第一导电层20与保护层26a，以将栅极结构的高度最适化。覆盖层28包括通过化学气相沉积法、物理气相沉积法或溅镀法所形成的以硅基为基材的材料，例如是多晶硅、掺杂多晶硅、非晶硅或单晶硅。覆盖层28的厚度是针对CMOS技术的栅极高度要求而特别选择。例如，覆盖层28的厚度是介于约300埃至约1500埃。
在图1F，使用已知的光刻与干蚀刻技术而将沉积在基板10上的第一介电层18、第一导电层20、第二介电层22a、第二导电层24a、保护层26a与覆盖层28图案化，而形成第一栅极介电层18a、第二栅极介电层22b与第一栅极电极层20a、第二栅极电极层28a、第一栅极电极层24b、第二栅极电极层26b与第三栅极电极层28b，以完成位于PMOS元件区域14的第一栅极结构30A与位于NMOS元件区域16的第二栅极结构30B。以作为PMOS晶体管而言，第一栅极结构30A具有第一栅极介电层18a与第一栅极导电体32a，且第一栅极导电体32a包括第一栅极电极层20a与第二栅极电极层28a。以作为NMOS晶体管而言，第二栅极结构30B具有第二栅极介电层22b与第二栅极导电体32b，且第二栅极导电体32b包括第一栅极电极层24b与第二栅极电极层26b与第三栅极电极层28b。可以进一步在第二栅极电极层28a与第三栅极电极层28b内掺杂P沟道与N沟道掺杂物，以调出适合PMOS晶体管的第一栅极结构30A与NMOS晶体管的第二栅极结构30B的工作函数。接着，通过离子注入而在基板10内形成源极/漏极延伸区(如果需要的话)与源极/漏极区，并在第一栅极结构30A与第二栅极结构30B两侧形成介电侧壁子。由于上述元件的形成方法为已知技术，因而在此不加以赘述。
因此，使用本发明的制程而制造具有大体上不同的第一栅极导电体32a与第二栅极导电体32b的第一栅极结构30A与第二栅极结构30B的步骤是已经详述于上。较佳者是通过使用第一栅极电极层20a、第二栅极电极层28a、第一栅极电极层24b、第二栅极电极层26b、第三栅极电极层28b不同的组合而调整栅极导电体32a与32b的各自的工作函数。通过这样的设计，平衡的工作函数提升了CMOS元件的性能。而且，使用本发明的制程而制造具有大体上不同栅极介电特性的第一栅极结构30A与第二栅极结构30B的步骤也已经详述于上。第一栅极介电层18a与第二栅极介电层22b是由具有相同厚度的不同介电材料形成。另外，第一栅极介电层18a与第二栅极介电层22b亦可由具有不同厚度的相同介电材料形成。
图2A至图2B是绘示本发明一较佳实施例不使用覆盖层28而形成第一栅极结构30A’与第二栅极结构30B’的方法的剖面图；与先前图示相同或相似部分的说明不再赘述。相较于图1A至图1F所揭示的流程而言，图2A揭示了等同于图1D所示结构的结构，且图1E所揭示的覆盖层28的形成方法不在此赘述。在使用光刻与干蚀刻技术而将所沉积的第一介电层18、第一导电层20、第二介电层22a、第二导电层24a、保护层26a图案化之后，第一栅极结构30A’具有第一栅极导电体32a，且第一栅极导电体32a包括一栅极电极层20a；第二栅极结构30B’具有第二栅极导电体32b，且第二栅极导电体32b包括第一栅极电极层24b与第二栅极电极层26b，如图2B所示。
图3A至图3D是绘示本发明一较佳实施例不使用保护层26而形成第一栅极结构30A”与第二栅极结构30B”的方法的剖面图；与先前图示相同或相似部分的说明不再赘述。相较于图1A至图1F所揭示的流程而言，图3A揭示了等同于图1B所示结构的结构，且图1C所揭示的保护层26的形成方法不在此赘述。使用光刻与干蚀刻技术而从PMOS元件区域14移除第二导电层24与第二介电层22，第一导电层20因而暴露且与残留在NMOS元件区域16的第二导电层24a的顶部切齐，图3B所示。在图3C所示的覆盖层28形成制程之后，接着将所沉积的第一介电层18、第一导电层20、第二介电层22a、第二导电层24a、覆盖层28图案化，因此形成具有第一栅极导电体32a的第一栅极结构30A”，且第一栅极导电体32a包括第一栅极电极层20a与第二栅极电极层28a；以及形成具有第二栅极导电体32b的第二栅极结构30B”，且第二栅极导电体32b包括第一栅极电极层24b与第二栅极电极层28b，如图3D所示。
图4A至图4B是绘示本发明一较佳实施例不使用保护层26与覆盖层28而形成第一栅极结构30A与第二栅极结构30B的方法的剖面图；与先前图示相同或相似部分的说明不再赘述。相较于图1A至图1F、图2A至图2B与图3A至图3D所揭示的流程而言，保护层26的形成方法不再赘述；图4A揭示了等同于图3B所示结构的结构，因此覆盖层28的形成方法亦不在此赘述。在使用光刻与干蚀刻技术而将所沉积的第一介电层18、第一导电层20、第二介电层22a、第二导电层24a图案化之后，因此形成具有第一栅极导电体32a的第一栅极结构30A，且第一栅极导电体32a包括第一栅极电极层20a；以及形成具有第二栅极导电体32b的第二栅极结构30B，且第二栅极导电体32b包括第一栅极电极层24b，如图4B所示。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下10半导体基板11介面层12隔离区18第一介电层22、22a第二介电层20第一导电层24、24a第二导电层26、26a保护层28覆盖层20a、24b第一栅极电极层28a、26b第二栅极电极层28b第三栅极电极层18a第一栅极介电层
22b第二栅极介电层32a第一栅极导电体32b第二栅极导电体30A、30A’、30A”、30A第一栅极结构30B、30B’、30B”、30B第二栅极结构
权利要求
1.一种半导体元件，其特征在于，该半导体元件包括一半导体基板，具有一PMOS元件区域与一NMOS元件区域；一第一栅极结构，位于该PMOS元件区域上方，包括一位于该半导体基板上方的第一栅极介电层、与一位于该第一栅极介电层上方的第一栅极导电体；以及一第二栅极结构，位于该NMOS元件区域上方，包括一位于该半导体基板上方的第二栅极介电层、及一位于该第二栅极介电层上方的第二栅极导电体；其中，该第一栅极导电体包括一以硅为基材的材料层，且该第二栅极导电体包括一以金属为基材的材料层。
2.根据权利要求1所述的半导体元件，其特征在于，该第一栅极介电层与该第二栅极介电层是由不同介电材料所形成，且所述介电材料选自由SiON、HfSiON及高介电常数材料所组成的群组。
3.根据权利要求1所述的半导体元件，其特征在于，该第一栅极介电层与该第二栅极介电层是由具有不同厚度的相同介电材料所形成，且所述介电材料选自由SiON、HfSiON及高介电常数材料所组成的群组。
4.根据权利要求1所述的半导体元件，其特征在于，该第一栅极导电体的该以硅为基材的材料层是为一多晶硅层，且该第二栅极导电体的该以金属为基材的材料层是选自由TaC、TaN、TaSiN及HfN所组成的群组。
5.根据权利要求1所述的半导体元件，其特征在于，更包括一位于该第二栅极导电体的该以金属为基材的材料层上方的保护层，其中该保护层选自由多晶硅、以硅为基材的材料、及以金属为基材的材料所组成的群组。
6.根据权利要求1所述的半导体元件，其特征在于，更包括一位于该第二栅极导电体的该以金属为基材的材料层上方的覆盖层，其中该覆盖层是为一多晶硅层。
7.根据权利要求1所述的半导体元件，其特征在于，更包括一位于该第二栅极导电体的该以金属为基材的材料层上方的保护层，其中该保护层选自由多晶硅、以硅为基材的材料、及以金属为基材的材料所组成的群组；以及一位于该保护层上方的覆盖层，其中该覆盖层是为一多晶硅层。
8.根据权利要求1所述的半导体元件，其特征在于，该第一栅极结构与该第二栅极结构在该半导体基板上方具有相同的高度。
9.一种半导体元件，其特征在于，该半导体元件包括一半导体基板，具有一PMOS元件区域与一NMOS元件区域；一第一栅极结构，位于该PMOS元件区域上方，包括一位于该半导体基板上方的第一栅极介电层、与一位于该第一栅极介电层上方的第一栅极导电体；以及一第二栅极结构，位于该NMOS元件区域上方，包括一位于该半导体基板上方的第二栅极介电层、及一位于该第二栅极介电层上方的第二栅极导电体；其中，该第一栅极导电体包括一以金属为基材的材料层，且该第二栅极导电体包括一以硅为基材的材料层。
10.根据权利要求9所述的半导体元件，其特征在于，该第一栅极导电体的该以金属为基材的材料层选自由WN、WCN、Ru、Pt、Ir、Mo2N及MoON所组成的群组，且该第二栅极导电体的该以硅为基材的材料层为一多晶硅层。
11.根据权利要求9所述的半导体元件，其特征在于，该第一栅极结构与该第二栅极结构在该半导体基板上方具有相同的高度。
12.一种半导体元件，其特征在于，该半导体元件包括一半导体基板，具有一PMOS元件区域与一NMOS元件区域；一第一栅极结构，位于该PMOS元件区域上方，包括一位于该半导体基板上方且由SiON形成的第一栅极介电层、与一位于该第一栅极介电层上方且由多晶硅形成的第一栅极导电体；以及一第二栅极结构，位于该NMOS元件区域上方，包括一位于该半导体基板上方且由高介电常数材料形成的第二栅极介电层、及一位于该第二栅极介电层上方且由以金属为基材的材料形成的第二栅极导电体。
全文摘要
本发明提供一种半导体元件，是具有PMOS与NMOS晶体管的CMOS元件，所述晶体管在一半导体元件上方具有不同栅极结构。一第一栅极结构，位于该PMOS元件区域上方，包括一位于该半导体基板上方的第一栅极介电层、与一位于该第一栅极介电层上方的第一栅极导电体；以及一第二栅极结构，位于该NMOS元件区域上方，包括一位于该半导体基板上方的第二栅极介电层、及一位于该第一栅极介电层上方的第二栅极导电体；其中，该第一栅极导电体包括一以硅为基材的材料层，且该第二栅极导电体包括一以金属为基材的材料层。本发明所述的半导体元件，由于平衡了工作函数而提升了CMOS元件的性能。
文档编号H01L29/66GK101051638SQ20061016790
公开日2007年10月10日 申请日期2006年12月19日 优先权日2006年4月3日
发明者颜丰裕, 徐鹏富, 金鹰 申请人:台湾积体电路制造股份有限公司