专利名称：具有增强击穿电压的肖特基二级管结构及制造方法
技术领域：
本发明一般涉及电子设备，且特别是拥有增强性能的半导体设备和制造方法。
背景技术：
如肖特基二级管的金属半导体势垒设备被广泛应用。例如，肖特基二级管经常作为快速开关被集成到数字逻辑电路中。并且，分立肖特基二级管(discrete Schottky diodes)经常用做电力整流器，因为，尤其，和扩散pn结二级管相比，它们在较低的电压降落情况下可以维持高电流。另外，肖特基二级管用作可变电容，其可以有效地被操作，例如，在微波频率上。
将肖特基二级管集成到集成电路中是基于下面事实的帮助，即很多这样的电路在其制造中使用n型的半导体材料和铝触点。如果n型掺杂充分低足以阻止隧道效应电子穿过势垒，铝以n型硅形成了闭塞触点。作为例子，小于大约1017原子/立方厘米(atoms/cm3)的掺杂足以提供好的势垒结。由n型硅和铝组成的肖特基势垒的势垒高度大约是0.70电子伏特(ev)，且这样的设备在正偏压下很好地近似于理论设备特性。
然而，由于现今所使用的典型肖特基设备的平坦结构，反偏压下的击穿电压通常比所期望的低。这是因为在接近设备的拐角处电场线的密度增加，其对反向击穿电压的陡峭度(Abruptness)产生有害的影响。另外，由于来自邻近钝化层的铝、硅和氧的相互作用，当铝用来形成肖特基势垒触点时，已知在活性区域(active region)的边缘形成铝尖梢(aluminum spike)。铝尖梢能够导致电场线的局部高密度，其也使反向击穿电压降低等级。
制造者已经使用的用来抵消上述影响的技术包括扩散保护环。关于扩散保护环方法的一个问题是它们使设备处理复杂化了，并且它们不适合较高的正向电压设备。同样已知，使用扩展的金属片覆盖于厚的电介质区域之上，以便提高设备的反向击穿电压。然而，这种方法没有解决上述铝或金属尖梢的问题，其会使反向击穿电压等级下降。
相应地，存在对于肖特基二级管结构和用于改进反向击穿电压性能的制造方法的需要，其简单地集成入已有的集成电路工艺流程中，并且具有成本效率。
图1显示了已有技术的肖特基设备的局部剖视图；图2显示了另一已有技术的肖特基设备的局部剖视图；和图3显示了按照本发明的肖特基设备的一实施方式的局部剖视图。
具体实施例方式
为了理解起来更方便，所附图中的元件不一定按照比例绘制，且在所有的各个的图中相应地使用相似的元件标号来标注同样或相似的元件。虽然在以下内容中揭示了特定的传导性类型(例如p型和n型)，但可以理解，本发明包括并涉及其中传导性类型与上述特定描述的相反的那些设备。
图1显示了已有技术的肖特基设备结构10的高度放大了的剖视图。设备10包括基底11，作为例子，其包括一n型基底，所述n型基底的掺杂浓度小于大约1017原子/立方厘米。覆盖于基底11的主表面13而形成了电介质层12，且在电介质层12内形成窗口14。在窗口14内形成金属层16，且所述金属层16以基底11形成肖特基势垒。设备10进一步包括扩散保护环17，其邻近窗口14的边缘形成。
P型保护环17以基底11形成pn结二级管，并在反偏压的条件之下，P型防护环17作用以延伸耗尽区(depletion region)18，在这种方式下，设备边缘的电场线密度下降，因此提高了反向击穿电压。另外，保护环17对于在空间电荷区降低金属尖梢是有用的。只要肖特基势垒的正向电压小于保护环17的正向电压，使用保护环17就有用的。在低正向电流的情况下操作设备10时，对于用来形成肖特基势垒的一些金属来说，会发生上述情况。然而，在较高正向电流的情况下，设备10的正向电压增加，且在保护环17和基底11之间形成的pn结二级管开始导电，其对设备10的性能产生不利影响。
图2显示了一已有技术肖特基设备20的高度放大了的局部剖视图，所述设备以CMOS工艺流程实现。设备20包括第一传导性类型的基底21、和基底21的传导性类型相反的第二传导性类型的扩散阱区域22、第一传导性类型的保护环27和第二传导性类型的掺杂接触区域24。覆盖于设备20主表面23上而形成第一和第二钝化层26和28，且形成窗口以提供触点29和19。触点29以扩散阱区域22形成肖特基势垒，且触点19通过掺杂接触区域24形成阴极触点。
在CMOS实现中的保护环27的使用会提供不可接受的结果。特别是，在正向操作中，在保护环27和扩散阱区域22之间形成的pn结导致到扩散阱区域22中的载流子注入(例如当基底21是p型、扩散阱区域22是n型、保护环27是p型时的空穴注入)，其激活了在基底21、扩散阱区域22和保护环27之间形成的寄生双极晶体管。这一寄生双极晶体管生成大量的基底电流，其对设备性能产生不利的影响。另外，因为保护环27在扩散阱区域22中形成，它作用以夹断(pinch off)在阳极触点29和阴极触点19之间的电流路径，其进一步降低了设备的性能。
图3显示了根据本发明的一个实施方式的肖特基二级管设备、集成的肖特基势垒设备或具有增强击穿电压的肖特基二级管结构30的高度放大了的局部剖视图。在可适合于CMOS实现或双极晶体管实现的实施方式中示出设备30。然而，本领域的技术人员要认识到，本发明可适合于其它肖特基势垒设备，如分立电力肖特基设备(discretepower Schottky devices)。
设备30包括第一传导性类型的半导体材料的主体、半导体区域或半导体基底31。作为例子，基底31包括p型半导体材料，并且其掺杂浓度大约在1.0×1015原子/立方厘米的量级。扩散阱区域、半导体区域、半导体材料区域或掺杂的半导体区域32以基底31形成，并且有与基底31的传导性类型相反的第二传导性类型。作为例子，区域32有n型传导性，其平均掺杂浓度大约为1.0×1016原子/立方厘米，并且其结深为大约1.5微米至大约2.0微米。在一实施方式中，区域32是掺杂的n型区域，在其形成的同时，为基底31内别处的活性MOS设备(active MOS devices)形成掺杂的n型阱区域。在另一个实施方式中，区域32是掺杂的n型区域，在其形成的同时，为活性双极设备(active bipolar devices)形成掺杂的n型集极区域。
第一钝化、钝化作用或绝缘层34覆盖于设备30的主表面33而形成。作为例子，绝缘层34包括硅氧化物，并且其厚度为大约0.08微米至大约2.0微米。作为进一步的例子，利用常规的热氧化技术，如LOCOS形成技术，形成绝缘层34。绝缘层34被分隔或图案化(pattern)，以提供例如如图3中所示的活性区域窗口36。
接下来，一个薄的或第二钝化，钝化作用或绝缘层覆盖于基底31而形成，且随后其利用传统技术被图案化，以提供肖特基接触窗口41。作为例子，绝缘层38包括硅氧化物，其厚度在大约0.05微米至大约0.5微米的量级。在一个实施方式中，绝缘层38比绝缘层34薄。为简化附图，绝缘层38仅在活性窗口36中显示。可以理解，绝缘层38也可以增加至绝缘层34的总体厚度。在一个实施方式中，绝缘层38的形成使用了与在基底31上的别处可选地形成的活性MOS晶体管中的栅极绝缘层的形成相同的步骤，其简化了设备的集成。
然后导电材料或导电的多晶半导体材料的层覆盖于基底31而形成，且随后，如图3所示，其利用传统技术被图案化，以形成导电片或环、多晶半导体导电片或环、或场极板44。在一个实施方式中，用来形成导电极板44和绝缘层38的导电层被图案化，同时，提供肖特基接触窗41。在一个实施方式中，如图3所示，导电极板44从绝缘层38延伸至绝缘层34之上。
作为例子，导电极板44包括掺杂的多晶硅，并且其掺杂浓度大于大约1.0×1018原子/立方厘米，其厚度为大约0.1微米至大约0.4微米。在一个实施方式中，形成导电极板44，与此同时，活性MOS晶体管中的导电栅层或活性双极设备中的导电基极接触层在基底31上于别处可选地生成，其进一步简化了设备的集成。
然后一个钝化作用，钝化或绝缘层覆盖于基底31而形成或沉积，且随后其利用传统技术被图案化，以提供接触窗口48。作为例子，绝缘层46包括一个或更多个电介质材料，如沉积氧化物、沉积氮化物、旋涂玻璃(spin-on glass)或其化合物。作为进一步的例子，绝缘层46厚度为大约0.5微米至大约1.2微米。在一个实施方式中，如图3所示，绝缘层46重叠或覆盖于导电极板44的部分。
按照本发明，窗口48宽于或大于窗口41，使得阳极接触层、肖特基层或金属层52与导电极板44的垂直52和水平53表面都接触。这就保证了金属层51与导电极板44形成良好的接触，以使导电极板44与金属层51有同样的偏压，金属层51通过窗口41以阱区域32形成肖特基势垒。这一结构带来了肖特基接触窗口41外面的耗尽区域181的横向延伸，并且其与导电极板44的场成形效应(field shapingeffect)相结合，降低了肖特基势垒设备边缘的电场线密度，从而改善了击穿电压。作为例子，金属层51包括铝、铬、难熔的金属如铂、钨、钼、或者合金或其化合物、或拥有适当的肖特基和对半导体材料附着力的其它金属。
在一个实施方式中，窗口48比窗口41宽近似2微米。在另一个实施方式中，窗口48比窗口36大。
按照本发明，由于接触窗口48在肖特基窗口41外面，设备30避免了在已有技术设备中发现的金属尖梢问题，并且，由位于临界位置的绝缘层38和导电极板44将金属层51与主表面33分开，在所述临界位置，耗尽区域达至表面。进一步地，设备30没有扩散保护环或其在缺少扩散保护环的情况下形成，从而避免在已有技术设备(如上述设备20)中发现的箍缩效应(pinching effect)。此外，由于设备30没有使用扩散保护环，因而避免了与平行pn结二级管有关的正向电压问题。
在所示的实施方式中，通过绝缘层46和34形成接触窗口57，以便为阴极接触层或金属层59提供一个窗口或通路。在主表面33，在窗口57内形成第二传导性类型的掺杂区域63，以提供欧姆接触。作为例子，掺杂区域63的掺杂浓度大于大约1.0×1019原子/立方厘米。
在可选择的实施方式中，例如，当设备30被集成到双极晶体管集成电路流程中时，在半导体区域31内并在区域32之下，形成第二传导性类型的隐埋层67，以改进阳极触点51和阴极触点52的串联电阻。在这一实施方式中，区域32可以包括覆盖于基底31之上而形成的外延层。
因此，很明显，按照本发明，提供了一种用于肖特基势垒设备的结构和方法，所述肖特基设备具有增强的击穿电压和优越的性能，同时避免了所提到的已有技术肖特基设备的问题。所述结构制造简单，并与CMOS和双极工艺流程兼容，其使所述结构具有成本效率。
虽然本发明以其详细的实施方式得以描述和显示，但这不意味着本发明局限于这些说明性的实施方式。例如，当设备30在一个垂直结构中时，在与主表面33相对的主表面形成阴极金属层51。
权利要求
1.一种肖特基二级管结构，其特征为一半导体材料区域，其具有第一主表面；一导电极板，其覆盖于所述第一主表面而形成，且由第一绝缘层将其与所述第一主表面分开；和一金属层，其与所述半导体材料区域接触以形成肖特基势垒，所述金属进一步接触所述导电极板的水平和垂直表面。
2.如权利要求1所述的结构，其中，所述结构缺少邻近所述肖特基势垒的pn结保护环结构而形成。
3.如权利要求1所述的结构，其中，所述导电极板包括一掺杂的多晶硅环，且其中所述金属层包括铝。
4.如权利要求1所述的结构，其进一步特征在于一第二绝缘层重叠于所述导电极板的部分而形成。
5.一种肖特基势垒结构，其特征为一第一传导性类型的半导体区域，其具有第一主表面；一第一绝缘层，其覆盖于所述第一主表面而形成；一导电环，其覆盖于所述第一绝缘层而形成；一第一窗口，其通过所述导电层和所述第一绝缘层而形成，以提供肖特基接触窗口；一第二绝缘层，其覆盖于所述导电层而形成；一接触窗口，其在所述第二绝缘层形成并覆盖于所述肖特基接触窗口，其中，所述接触窗口比所述肖特基接触窗口大；和一金属层，其通过所述肖特基接触窗口与所述半导体区域接触，并通过所述接触窗口与所述导电环接触，其中，设置所述导电环以增强所述肖特基势垒结构的反向击穿电压。
6.如权利要求5所述的结构，其中，所述半导体区域在第二传导性类型的半导体基底内形成，且其中，所述半导体区域包括一阱区域。
7.如权利要求6所述的结构，其进一步以阴极接触层为特征，所述阴极接触层在所述第一主表面与所述阱区域连接。
8.如权利要求6所述的结构，其中，所述接触金属层与所述导电环的水平和垂直表面接触。
9.一种用于形成肖特基二级管结构的方法，其以以下步骤为特征形成第一绝缘层，该绝缘层覆盖于半导体区域的主表面；形成导电层，该导电层覆盖于所述第一绝缘层，其中，设置所述导电层以增强所述肖特基二级管的反向击穿电压；通过所述导电层和所述第一绝缘层，形成肖特基接触孔；形成第二绝缘层，该绝缘层覆盖于所述导电层；在所述第二绝缘层中形成接触窗口，以暴露所述半导体区域和所述导电层的部分；和形成金属层，该金属层与所述半导体区域和所述导电层接触，其中，所述金属层以所述半导体区域形成肖特基势垒。
10.如权利要求9所述的方法，其中，形成所述接触窗口的所述步骤包括形成所述接触窗口，同时使所述第二绝缘层的部分重叠于所述导电层。
全文摘要
在一个实施方式中，肖特基二级管结构包括肖特基势垒层，其通过肖特基接触窗口与半导体材料接触。邻近肖特基接触窗口形成导电环，且该导电环通过一个薄绝缘层与半导体材料分开。覆盖于所述结构而形成另一绝缘层，且在其中形成接触窗口。该接触窗口比肖特基接触窗口宽并暴露了部分导电环。形成肖特基势垒金属，其通过肖特基接触窗口与半导体材料接触，且进一步与导电环接触。
文档编号H01L21/02GK101013727SQ20061016859
公开日2007年8月8日 申请日期2006年12月21日 优先权日2006年2月3日
发明者安东尼恩·罗斯帕尔 申请人:半导体元件工业有限责任公司