专利名称：电荷补偿半导体器件及相关制造工艺的制作方法
技术领域：
本发明涉及一种在半导体衬底上集成的功率电子器件及相关制造 方法。尤其是，本发明涉及一种在第一导电类型的半导体衬底上集成的功率电子器件，该器件包括多个基本单元，每个基本单元包括-在所述半导体衬底上形成的第一导电类型的半导体衬底上实现的第二导电类型的体区域，-位于所述体区域之下在所述半导体层中实现的第一导电类型的柱区域。本发明还涉及用于制造在第一导电类型的半导体村底上的包括多 个基本单元的集成功率电子器件的方法，该方法包括以下步骤-在所述高掺半导体衬底上形成具有第一电阻率值的第一导电类型的第一半导体层，-对于每个基本单元，通过使用第一注入剂量的第一选择性注入 步猓，形成第二导电类型的第一子区域。本发明尤其但不排他地涉及多漏极型功率M0SFET器件，并且仅为 便于说明，下面的描述涉及该应用领域。
背景技术：
众所周知，具有200 ~ 1000 V击穿电压的功率MOS器件具有高的 "导通，，电阻，这主要是由于维持高压所必需的外延漏极层电阻的原 因，且它取决于外延层本身的掺杂剂浓度。然而，通过调整外延层浓度，可以获得具有低导通电阻和高击穿 电压BV的功率M0S器件。满足这种需要的一种已知的M0S型器件在图1中示出。这种多漏 极型功率M0S器件3包括N +型的高掺半导体衬底1，其上形成相同N 型的半导体外延层2。外延层2形成用于多个基本单元的公共漏极层，所述多个基本单
元形成该功率M0S器件3。每个基本单元包括在外延层2上实现的P 型体区域4。在外延层2中，在每个体区域4下面，存在P型柱区域5，它朝向 半导体衬底1向下延伸外延层2的整个厚度。尤其是，每个柱区域5与相应的体区域4对准且接触。在这种已知类型的功率MOS器件3中，如图2所示，N型的外延层 2具有恒定的电阻率，该图中示出了外延层2的浓度与其厚度的关系。 同样，如图3所示，柱区域5沿着柱的整个发展具有恒定的浓度，该 图中示出了柱区域5的浓度与它们的厚度的关系，功率M0S器件3在体区域4中还具有高掺的N型源极区域6。外延层2的表面由此覆盖有薄的栅极氧化物层7以及多晶硅层8。 由此在多晶硅层8和薄栅极氧化物层7中提供开口以暴露外延层2的 对应于每个源极区域6的表面，绝缘层9完全覆盖多晶硅层8并部分 地覆盖源极区域6，从而允许源极金属层10与源极区域6和体区域4 接触。在半导体衬底1的下表面1上还提供漏极金属层10A.这样，柱区域5的存在允许减小外延层2的电阻率，而不降低器 件3的击穿电压BV。使用这种类型的器件3，由此可以达到预定的电 压BV，这使得外延层2的电阻率低于常规器件所必须的电阻率。尽管具有若干方面的优点，这种器件具有某些缺点.实际上，如图4A所示，当外延漏极层中的P型掺杂剂的浓度增加 时，击穿电压BV变化具体而言，当外延漏极层的掺杂剂浓度完全被 用于实现柱区域5的注入剂量O)B平衡时，电压BV最高。换句话说，的掺杂剂，以便从N层形成P区域，且该过补偿被执行，使得(超过 补偿的)P型掺杂剂原子的数目等于柱5的外部区域的N型的掺杂剂原 子的数目。该条件被称为"电荷平衡"。如果用于实现柱区域5的注入剂量O低于注入剂量OE，则柱区域 5的浓度低于在"电荷平衡"情况下获得的柱区域5的浓度。这种条件 被称为"P电荷不足"，或者，同样地，被称为"N电荷过剩"。如果反 过来，用于实现柱区域5的注入剂量O高于注入剂量O)B，则柱区域5 的浓度高于在"电荷平衡"情况下使用的柱区域5的浓度。这种条件 被称为"P电荷过剩"或者，同样地，被称为"N电荷不足"。
如已经说明的，在这两种条件下，获得的器件的击穿电压BV均低于通过使用注入剂量①E获得的器件的击穿电压。然而，如图4B所示，当柱区域5中的P型掺杂剂的浓度增加时， 雪崩电流值Iins减小，即器件3在非钳位切换中可以切换的最大电流。由于这个原因，当前使用的器件被实现以维持比可获得的最大值 低的电压BV，使得雪崩电流Iuis可以大于下述情况下获得的雪崩电 流，所述情况为在外延漏极层中(即，在P型和N型的掺杂剂浓度之 间)存在电荷平衡.由本申请实施的测试突出强调了当柱区域5中的P掺杂剂的浓度增加时，雪崩电流值Iins的下降由柱区域5的底部上的电场的增加导 致。具体而言，柱区域5的底部上的电场值的这种增加从图4C的示意 图中很明显看出，其中曲线A显示在"P电荷过剩"条件下柱区域5内 部的电场值的趋势，曲线B示出了在"电荷平衡"条件下柱区域5内 部的电场值的趋势，而曲线C示出了在"N电荷过剩"条件下柱区域5 内部的电场值的趋势。本发明的基本技术问题在于，形成在电荷平衡条件下具有最高击 穿电压BV的多漏极器件，由此克服了仍然影响根据现有技术实现的器 件的限制。有利地是，柱区域的底部上的电场值显著地减小，使得同 时最大化了雪崩电流。发明内容本发明的基本解决思想在于，以可变电阻率实现形成多漏极器件 的漏极区域的外延层，其中所述外延层中的柱区域使用平衡了外延层 的浓度的注入剂量实现。有利地是，形成漏极区域的外延层的电阻率向器件上方减小。基于这种解决思想，通过如前所述和权利要求1的特征部分限定 的器件解决了所述技术问题。通过如前所迷和由权利要求9的特征部分限定的方法也解决了所 述问题。根据本发明的器件和方法的特性和优点将从下面通过参考附图的 示意性而非限制性实例给出的实施例的描述变得显而易见。
这些附图中-图1是已知类型的多漏极MOS功率晶体管的剖面图，-图2和3分别示出了图1的多漏极M0S功率晶体管的N漏极外 延层和柱区域P的浓度分布，-图4A示出了在已知的多漏极功率M0S器件中当漏极中的电荷平 衡条件变化时击穿电压BV的趋势，-图4B示出了在已知的多漏极功率M0S器件中当漏极中的电荷平 衡条件变化时雪崩电流的趋势，-图4C示出了使用固定电压(例如，等于击穿电压BV峰值的60 %)时，当漏极中的电荷平衡条件变化时，已知的多漏极功率器件中 柱区域5内部的电场的三种分布，-图5是根据本发明的多漏极功率器件的剖面图。-图6和7分别示出了图5的多漏极功率器件的N型外延层和柱P 中的浓度分布，-图8到12示出了实现图5的多漏极功率器件的某些工艺步骤。
具体实施方式
参考这些附图，描述在半导体村底上集成的多漏极型功率电子器 件及相关制造方法。此后描述的工艺步骤不形成用于集成电路制造的完整的工艺流 程。本发明可以与本领域中当前使用的集成电路制造技术一起实施， 且仅那些理解本发明所必须的通常使用的工艺步骤被包括在本说明书中。示出制造过程中集成电子器件部分的剖面的图没有按比例绘出， 它们这样绘制是为了显示本发明的重要特性。参考图5，例如，示出了多漏极MOS功率器件30，它包括高掺半 导体衬底100，其上通过相同类型的外延生长实现形成了半导体层20。 在所示实施例中，参考了 N沟道功率MOS晶体管，对于它而言，半导 体衬底IOO和半导体层20都使用N型导电性实现。对于使用P沟道的 器件，半导体衬底IOO和外延半导体层2 0都使用P型导电性实现。
根据本发明，外延层20包括多个叠置的外延层21、 22、 23、 24 和25。根据本发明，这些叠置的外延层21、 22、 23、 24和25的每一个的掺杂浓度不同。在一个有利的实施例中，这些外延层21、 22、 23、 24和25的掺 杂剂浓度向器件30上方增加，且因此每个层的电阻率远离半导体村底 l减小。具体而言，比方说，在半导体衬底1上形成的第一外延层21 的电阻率为pl，比方说，在该第一外延层21上形成的第二层22的电 阻率为p2，比方说，在该第二外延层22上形成的第三外延层23的电 阻率为p3，比方说，在该笫三外延层23上形成的第四外延层24的电 阻率为p4，以及比方说，在该第四外延层24上形成的第五外延层23 的电阻率为p5，则p 1> p 2> p 3> p 4> p 5,外延层20作为一个整体形成了用于形成功率MOS器件30的多个 基本单元的公共漏极区域。每个基本单元包括在最后的外延层25上实 现的P体区域40。有利地是，体区域40具有与最后的外延层25相同 的深度.在外延层20中，在每个体区域40之下，存在P柱区域50，它向 下延伸外延层20的整个厚度。具体而言，每个柱区域50与相应的体区域40对准并接触。根据本发明，每个柱区域50包括多个子区域51、 52、 53和54， 每个子区域的掺杂浓度都不同于其他子区域的掺杂浓度。具体而言，第一子区域51在第一外延层21中实现，第二子区域 52在第二外延层22中实现，第三子区域53在第三外延层23中实现且 第四子区域54在第四外延层24中实现。根据本发明，实现子区域51、 52、 53和54的注入步骤使用相应 的注入剂量Oi实施，以平衡外延层21、 22、 23和24(子区域在其中 实现)的掺杂剂浓度。具体而言，区域51、 52、 53和54中引入的掺 杂剂必须过补偿区域21、 22、 23和24中的掺杂剂以从N层(漏极层 20)形成P区域(柱50)，且这种过补偿被执行，使得P型掺杂剂原子 的数目(超过补偿的)等于柱50的外部区域的N型掺杂剂原子的浓度。 所以在根据本发明的器件中，在每对P/N区域51/21、 52/22、 53/23、 54/24中形成平衡(包括过补偿)，因此每个掺杂的子区域(51、 52、 53、 54)的电荷数量平衡了在其中实现每个子区域(51、 52、 53、 54)
的半导体层(21、 22、 23、 24)的电荷数量。有利地是，在附图所示的实施例中，在形成柱区域50的区域中， 在第一外延层21中实现的子区域具51有最低的掺杂剂浓度，因为第 一外延层21的电阻率p 1高于上层外延层的电阻率，并且因为这个原 因，相对于现有技术的器件，柱区域50的底部上的电场值显著减小。以常规的方式，功率MOS器件30在体区域4中具有N +型高掺源 极区域60。这样外延层20的表面覆盖有薄栅极氧化物层70和多晶硅层80. 由此在多晶硅层80和薄栅极氧化物层70中提供开口以暴露外延层20 的对应于每个源极区域60的表面。绝缘层90完全覆盖多晶硅层80且 部分地覆盖源极区60，从而允许源极金属层110接触源极区域60和体 区域40。漏极金属层101也在半导体村底100的下表面上提供。参考图8~12，现在描述用于实现根据本发明的多漏极MOS器件 30的方法。如图8所示，在N +高摻半导体村底100上生长N型的第一外延层 21,第一掺杂剂浓度等于p 1。有利地是，该第一掺杂剂浓度为5 x 10" ~ 5 x 10" at/cm3， p 1为0. 15 ~ 9 ohm*cm，且该第一外延层21的厚度 XI为1 ~ 30 pm。有利地是，当已经在第一外延层21上形成第一光刻掩模以后，在 该第一外延层21中，通过该第一光刻掩模实施沟槽(trench),用于 实现附图中没有示出的零级指示器(level zero indicator),一旦去除了该第一掩模，形成第二掩模，其中开了多个开口。通 过这些开口，实施第一P掺杂剂注入步骤，用于通过相继的扩散工艺， 实现第一子区域51。根据本发明，第一注入剂量巾l被选择，使得注入的P掺杂剂浓度 平衡第一外延层21的N掺杂剂浓度。如图9所示，N型的第二外延层22在第一外延层21上形成，它具 有对应于电阻率p2的第二掺杂剂浓度，该p2不同于第一外延层21 的pl。有利地是，电阻率p 2低于第一外延层21的电阻率。有利地是，该第二掺杂剂浓度为8xl014~5xio16at/cm3， p2为 0. 15~7 ohm*cm,且该第二外延层22的厚度X2为1 ~ 8 pm。由此，在第二外延层22上形成笫三掩模，其中实现多个开口。有
利地是，该第三掩模通过零级指示器与先前的掩模对准。这样通过这些开口，在第二外延层22中实施第二P掺杂剂注入步骤，用于通过相继的扩散工艺，实现第二子区域52。根据本发明，第二注入剂量①2被选择，使得注入的掺杂剂P浓度平衡第二外延层22的掺杂剂N浓度。有利地是，该第二注入剂量02高于第一注入剂量①1。如图10所示，由此在第二外延层22上形成N型的第三外延层23，它具有对应于电阻率p 3的第三掺杂剂浓度，该p 3不同于第二外延层22的p 2。有利地是，电阻率p3低于第二外延层22的p2,有利地是，该第 三摻杂剂浓度为8 x 1014~ 5 x 10"at/cm3， p 3为0. 15 ~ 7 ohm*cm，且 该第三外延层23的厚度X3为1~8 Mm。然后在第三外延层23上形成第四掩模，其中实现多个开口.有利 地是，该第四掩模通过零级指示器对准先前的掩模.这样通过这些开 口，在第三外延层23中实施第三掺杂剂P注入步骤，用于通过相继的 扩散工艺，实现第三子区域53.根据本发明，第三注入剂量03被选择，使得注入的掺杂剂P浓度 平衡第三外延层23的N掺杂剂浓度。有利地是，第三注入剂量03高于第二注入剂量02。如图11所示，由此在该第三外延层23上形成N型的第四外延层 24,它具有对应于电阻率p4的第三掺杂剂浓度，该p4不同于第三外 延层23的p 3。有利地是，电阻率p4低于第三外延层23的p3。有利地是，该第 四掺杂剂浓度为8 x 1014 ~ 5 x 1016at/cm3， p 4为0. 15 ~ 7 ohm*cm，且 该第四外延层24的厚度X4为1~8 pm。然后，在该第五外延层24上形成第五掩模，其中实现多个开口。 有利地是，该第五掩模通过零级指示器对准先前的掩模。通过这些开 口，在第四外延层24中实施第四掺杂剂P注入步驟，用于通过相继的 扩散工艺，实现第四子区域54。根据本发明，第四注入剂量①4被选择，使得注入的P掺杂剂浓度 平衡第四外延层24的掺杂剂N浓度。有利地是，该第四注入剂量①4高于第三注入剂量03。 如图12所示，最后在笫四外延层24上形成第五外延层25，它具 有对应于电阻率p5的第五掺杂剂浓度，该p5不同于第四外延层24 的p4。有利地是，第五电阻率p5低于第四电阻率p4。例如，该第五掺杂剂浓度为8xl014~5xl016at/cm3， p5为0. 15~ 7 ohm*cm,且该第五外延层25的厚度X5为1 ~ 8 pm。然后在第五外延层25上形成第六掩模，其中实现多个开口。有利 地是，该第六掩模通过零级指示器对准先前的掩模。通过这些开口， 在第五外延层25中实施笫五N +掺杂剂注入步骤，用于实现器件30 的体区域40。然后执行扩散工艺，用于完成器件30的子区域51、 52、 53、 54 和源极区域，并且使得子区域51、 52、 53、 54形成与体区域40对准 并接触的单个柱区域50.当已经在相应的体区域40内形成源极区域60之后，则使用常规 制造步骤完成工艺，这些步骤在外延层20的表面上形成薄栅极氧化物 层70和多晶硅层80。由此在多晶硅层80和在薄栅极氧化物层70中提 供开口，直到外延层20的表面对应于每个源极区域60暴露。绝缘区 域90被形成，直到多晶硅层80被完全覆盖且源极区域60被部分覆 盖，从而允许在器件30上形成接触源极区域60和体区域40的源极金 属层110。最后漏极金属层101在半导体村底100的下表面上形成。在本说明书中，特別参考了由5个外延层制成的漏极外延区域 50。然而，必须形成的层的数目可以不同.外延层的这个数目实际上 取决于最终器件30必须维持的击穿电压BV。总而言之，因为在柱区域50中总是实现电荷平衡，根据本发明的 器件允许最大化击穿电压BV。有利地是，通过实现浓度值比已知MOS 器件低的第一外延层21，减小柱区域50的底部上的电场值，雪崩电流Ims被最大化。尽管所有的说明都参考多漏极MOS器件，相同的考虑可用于所有 那些被称为超结的、在体区域下提供柱区域的器件。
权利要求
1、在第一导电类型的半导体衬底上集成的功率电子器件(30)，包括多个基本单元，每个基本单元包括-在所述半导体衬底(100)上形成的第一导电类型的半导体层(20)上实现的第二导电类型的体区域(40)，-位于所述体区域(40)之下的在所述半导体层(20)中实现的第二导电类型的柱区域(50)。所述器件(30)的特征在于，所述半导体层(20)包括彼此叠置的多个半导体层(21、22、23、24)，其中每个半导体层的电阻率不同于其它半导体层(21、22、23、24)的电阻率，且所述器件(30)特征在于，所述柱区域(50)包括多个掺杂的子区域(51、52、53、54)，每一个在所述半导体层(21、22、23、24)之一中实现，其中每个掺杂的子区域(51、52、53、54)的电荷量平衡在其中实现每个掺杂的子区域(51，52、53、54)的半导体层(21、22、23、24)的电荷量，所述子区域(51、52、53、54)的掺杂浓度朝向器件(30)的上表面向上增加，在所述上表面处形成所述体区域。
2、 根据权利要求1的功率电子器件(30)，其特征在于，所述叠置 的半导体层(21、 22、 23、 24)的电阻率朝着所述器件(30)的上表 面向上减小，在所述上表面处形成所述体区域。
3、 根据权利要求2的功率电子器件(30)，其特征在于，所述半 导体层(20)包括其顶上的另一半导体层(25),该另一半导体层具有 比下面的半导体层(21、 22、 23、 24)低的电阻率，其中实现所述体 区域(40).
4、 根据前面权利要求其中任意一个的功率电子器件(30)，其特 征在于，所述半导体层(21、 22、 23、 24)具有远低于所述半导体衬 底(100)的浓度值。
5、 根据前面权利要求其中任意一个的功率电子器件(30)，其特 征在于所述半导体层(21、 22、 23、 24)是外延层。
6、 根据前面权利要求其中任意一个的功率电子器件(30)，其特 征在于所述器件(30)是MOS晶体管。
7、 用于在第一导电类型的半导体衬底(100)上制造包括多个基 本元件的集成的公共漏极型功率电子器件(30)的方法，该方法包括 以下步骤-在所述高掺的半导体衬底(100)上形成具有笫一电阻率值(p 1)的第一导电类型的第一半导体层(21)，-通过使用第一注入剂量(①l)的第一选择性注入步骤，为每个 基本单元形成第二导电类型的第一子区域(51)，该方法特征在于它包 括以下步骤-在所述第一半导体层(21 )上至少形成具有第二电阻率值(p 2 ) 的第一导电类型的第二半导体层(22)，所述第二电阻率值(p2)不 同于所述第一电阻率值(pl)，-通过使用一注入剂量(0>2)的第二选择性注入步骤在所述第二 半导体层(22 )中形成第二导电类型的第二子区域(52 )，所述第二子 区域(52)对准所述第一子区域(51)，其中每个掺杂的子区域(51、 52)的电荷量平衡其中实现每个子区域(51， 52)的半导体层(21、 22)的电荷量，所述子区域(51、 52)的掺杂剂浓度朝着器件(30) 的上表面向上增加，-在所述第二半导体层(22)上形成具有第三电阻率值(p5)的 第一导电类型的表面半导体层(25)，所述第三电阻率值(p5)不同 于所述第二电阻率值(p2)，-在所述表面半导体层(25 )中形成第二导电类型的体区域(40 )， 与所述子区域(51、 52)对准，—执行热扩散步骤，使得所述第一子区域(51 )和第二子区域(52 ) 形成单个柱区域(50)。
8、 根据权利要求7的制造器件(30)的方法，其特征在于所述第一 半导体层(21)使用比所述第二半导体层(22)的电阻率高的电阻率实 现。
9、 根据权利要求7的制造器件(30)的方法，其特征在于，在形成 所述表面半导体层(25)之前，实施下面的步骤-在所述第二半导体层(22)上形成多个叠置的第一导电类型的半导 体层(23、 24),每个具有各自的电阻率值(p 3、 p4)，所述各自的电 阻率值(p3、 p4)不同于下面的半导体层(21、 22)的电阻率值(pl、 p2)，-通过利用多个注入剂量(①3，屯4)的多个选择性注入步骤，在所 述相应的多个叠置的半导体层(23、 24)中形成多个第二导电类型的子 区域(53、 54)，所述多个子区域(53， 54)对准所述笫一子区域(51 )， 其中每个掺杂的子区域(53、 54)的电荷量平衡其中实现每个子区域 (53， 54)的半导体层(23、 24)的电荷量，所述子区域(52、 54) 的掺杂剂浓度朝着器件(30)的上表面向上增加，在所述上表面处形 成所述体区域。
10、 根据权利要求9的制造器件(30)的方法，其特征在于所述叠 置的半导体层(23、 24)使用向着器件(30)上方减小的相应电阻率实 现。
11、 根据权利要求9的制造器件(30)的方法，其特征在于所述器 件(30)由功率MOS晶体管制成。
全文摘要
在第一导电类型的半导体衬底上集成的包括多个基本元件的功率电子器件(30)，每个基本单元包括在所述半导体衬底(100)上形成的第一导电类型的半导体层(20)上实现的第二导电类型的体区域(40)，以及位于所述体区域(40)之下在所述半导体层(20)中实现的第一导电类型的柱区域(50)，其中所述半导体层(20)包括多个半导体层(21、22、23、24)，它们彼此叠置，每一层的电阻率不同于其他层的电阻率，且其中所述柱区域(50)包括多个掺杂的子区域(51、52、53、54)，每一个在所述半导体层(21、22、23、24)之一中实现，其中每个掺杂的子区域(51、52、53、54)的电荷量平衡所述半导体层(21、22、23、24)的电荷量。
文档编号H01L29/78GK101128938SQ200680005986
公开日2008年2月20日 申请日期2006年2月22日 优先权日2005年2月25日
发明者F·弗里西纳, M·G·萨吉奥 申请人:意法半导体股份有限公司