专利名称：使用高介电常数电介质层的量子阱晶体管的制作方法
使用高介电常数电介质层的量子阱晶体管技术领域一般来说，本发明涉及量子阱晶体管的形成。
技术背景量子阱是将粒子限制在 一 个维度内以迫使它们占用平面区域的 势阱。将第 一材料夹在两个能带隙大于第 一材料的材料层之间可以形成量子阱。量子阱或高电子迁移率晶体管(HEMT)是利用两种具 有不同能带隙的材料之间的结作为沟道的场效应晶体管。该结可以 展现出非常低的电阻或非常高的电子迁移率。施加在栅极上的电压 可以改变该结的电导率。量子阱晶体管易于具有高栅极漏电和寄生串联电阻。具体来说，利用周期表中的III-V族元素的量子阱晶体管易于存在这些问题。这 些材料的实例包括砷化铟纟家/砷^f匕铟铝和锑化铟/锑化铝铟。在现有量子阱晶体管的技术水平下，可以在阻挡层上沉积直接 肖特基金属栅极以形成易于具有高栅极漏电的肖特基结。也可以将 源极和漏极区域图案化，并在将栅极图案化之前完成源极和漏极接 触金属。栅极图案化是在工艺的最后一步完成的，这会导致非自对 准的源漏区域。这些非自对准的源漏区域易于具有寄生串联电阻。 具有寄生串联电阻的器件会展现出较差的性能。因此，需要用更好的方法来制造量子阱晶体管。
图1是本发明的一个实施例的放大横截面图； 图2是根据本发明的一个实施例的处于制造前期的如图1所示 的实施例的放大横截面图；图3是根据本发明的一个实施例的在随后处理之后的如图2所 示的实施例的放大横截面图；图4是根据本发明的一个实施例的在随后处理之后的对应于图3 的放大横截面图；图5是根据本发明的一个实施例的在随后处理之后的对应于图4 的放大横截面图；图6是根据本发明的一个实施例的在随后处理之后的对应于图5 的放大横截面图；图7是根据本发明的一个实施例的在随后处理之后的对应于图6 的放大横截面图；图8是根据本发明的另一个实施例的在随后处理之后的对应于 图7的放大横截面图；图8的放大横截面图；以及图10是根据本发明的增强型实施例的在随后处理之后的对应于 图7的放大横截面图。
具体实施方式
参照图1和图10，耗尽型(图1)或增强型(图10)自对准源 漏量子阱晶体管可以形成有高介电常数电介质层24和充当肖特基栅 极金属的金属栅电极38。这里所用的"高介电常数"是指介电常数 为10或更大的电介质。在硅衬底10上方的可以是调节层12。在一个实施例中，调节层 12可以是具有15%铝的AlInSb。在硅衬底10上方，也可以在层12 下方包含锗层(未示出)。调节层12用于调节晶格失配问题且用于 将错位或缺陷限制在那个层12。根据本发明的一个实施例，可以在调节层12上方形成下阻挡层 14。作为两个实例，下阻挡层14可以由例如锑化铝铟或砷化铟铝形
成。下阻挡层14可以由能带隙高于上面的量子阱16的材料形成。在下阻挡层14上方形成未掺杂量子阱16。在一个实施例中，作 为两个实例，未掺杂量子阱16可以由锑化铟或砷化铟镓形成。接着，可以形成上阻挡层20。上阻挡层20可以由与下阻挡层14 相同或不同的材料形成。上阻挡层20可以包括5掺杂施主层18。作 为两个实例，5掺杂可以使用硅或碲来完成。掺杂施主层18将载流 子供应给量子阱16以用于传输。掺杂施主层18是通过允许Te或Si 掺杂剂以受控方式从固体源流入到MBE (分子束外延)腔室中而形 成的。因此，将量子阱16夹在上阻挡层20和下阻挡层14之间。上阻 挡层20可以是电子供应层，其厚度将与形成栅电极38的肖特基金 属层的功函数一起决定晶体管的阈电压。金属栅电极38可以形成在高介电常数电介质材料26上。材料26 在三个面上托住金属栅电极38。而高介电常数层26又可以由自对准 的源漏接触金属22和间隔物层28托住。如图2所示，如图1所示的耗尽型晶体管和图10的增强型晶体 管的制造可以通过形成一直到并且包括n+掺杂层30的结构而开始。 层30可以包括用Te和Si杂质4参杂的锑化铟或砷化铟镓。层30可以 经重掺杂以便稍后形成成 品晶 体管中的源漏区域。作为两个实例，多层外延衬底10可以利用分子束外延法或金属 有机化学气相沉积法来生长。参照图3,根据本发明的一个实施例，可以在n+掺杂层30上形 成虚拟栅极32。它可以在图案化和蚀刻掉氮化物、碳化物或氧化物 薄膜(未示出)后形成。有利地，这些薄膜可以通过低温沉积来形 成，以便保持外延层结构的完整性。虛拟栅极32可以由例如氮化硅 或金属形成。虚拟栅极32可以通过利用光刻和蚀刻(在氮化硅虚拟 栅极32的情况下)或利用蒸镀和剥离(在金属栅极32的情况下， 如铝金属栅极)进行图案化来形成。
接下来参照图4，可以形成用于托住虛拟栅极32的低温氧化硅、 氮化硅或碳化硅间隔物28。间隔物28可以通过利用低温沉积技术、 接着进行各向异性蚀刻来形成。接下来转到图5，可以通过以下方法形成自对准源漏接触金属 22:首先进行电子束蒸镀或反应性溅镀，也可在此之后进行化学机 械平坦化处理，以便制作自对准接触物，这些自对准接触物还要在 层30中形成源漏区域。源漏接触金属22可以由例如钬或金形成。接着，如图6所示，可以利用湿式蚀刻来选择性地蚀刻掉虚拟 栅极32。结果，形成开口 34。金属虚拟栅极移除过程可以包括例如 利用磷酸蚀刻的湿式蚀刻。对于氮化物虚拟栅极，可以使用盐酸。 对于二氧化硅虛拟栅极，可以利用氢氟酸蚀刻。湿式蚀刻法对于n+ 掺杂层30具有选择性。接着，如图7所示，对于寿毛尽型器件，可以选择性地蚀刻掉n+ 掺杂层30以便形成具有翼部36和基部34的倒T形开口 。可以利用 干式或湿式蚀刻来形成翼部36。例如，利用诸如柠檬酸加过氧化物 的湿式蚀刻法来选择性地移除n+掺杂层30。在原子层沉积高介电常数材料26之后，可以电子束蒸镀或溅镀 金属栅电极38。举几个实例，栅电极38可以是例如铂、鴒、钯或钼。 作为两个实例，高介电常数电介质26可以是例如二氧化給或二氧化 锆。低温沉积法可以与有机前驱物(如用于二氧化铪沉积的醇盐前 驱物) 一起使用。接着，可以使如图8所示的结构进行金属栅电极38和高介电常 数电介质26的化学机械抛光，以便获得如图9所示的耗尽型结构。就在蚀刻掉n+掺杂层30以便形成如图7所示的包括翼部36和 基部34的开口 34之后，可以通过电子供应阻挡层20来完成进一步 的凹进蚀刻，该蚀刻正好在5掺杂层18上方停止以便制造如图10 所示的增强型器件。时间驱动蚀刻(未在图7中示出)可以在间隔 物28下方部分地凹进图7中的电子供应阻挡层20中，以便增加晶 体管的阈电压并形成增强型器件。器件层结构幸免于高介电常数沉积工艺。在这之后可以进行肖特基栅电极38的溅镀沉积或电子束沉积。可以选择栅电极38的功 函数以使其尽可能高，以便制作增强型器件。本发明的一些实施例可以通过在电极38的肖特基栅极金属和半 导体阻挡层20之间并入高介电常数电介质20来实现较低栅极漏电。 在一些实施例中，较低寄生串if关电阻可以由与栅极自对准的重掺杂 源漏区域产生。在一些实施例中，通过将电子供应阻挡层20凹进蚀 刻至所需厚度来形成增强型量子阱场效应晶体管。尽管关于有限数量的实施例描述了本发明，但本领域的技术人 员将由此明白众多修改和变型。希望所附权利要求覆盖所有那些落 在本发明的真实精神和范围内的修改和变型。
权利要求
1.一种方法，包括在量子阱晶体管中形成自对准源漏极。
2. 如权利要求1所述的方法，包括从掺杂层形成自对准源漏 极；在所述掺杂层中形成开口；以及在所述掺杂层中沉积栅电极。
3. 如权利要求2所述的方法，包括沉积金属栅电极。
4. 如权利要求3所述的方法，包括利用所述掺杂层上方的虚 拟栅极；随后移除所述虚拟栅才及。
5. 如权利要求4所述的方法，包括利用所述虚拟栅极来定义 侧壁间隔物。
6. 如权利要求5所述的方法，包括利用所述侧壁间隔物来定 义自对准源漏接触物。
7. 如权利要求6所述的方法，包括在定义所述间隔物和所述 接触物之后移除所述虚拟栅极。
8. 如权利要求7所述的方法，包括利用所迷接触物和所述间 隔物作为掩模来蚀刻所述掺杂层并定义源漏极。
9. 如权利要求8所述的方法，包括蚀刻所述掺杂层以便底切 所述间隔物。
10. 如权利要求9所述的方法，包括在所述开口中沉积介电常 数大于IO的层。
11. 如权利要求10所述的方法，包括在所述电介质上方形成 金属栅电极。
12. 如权利要求11所述的方法，包括在所述栅极电介质下方 形成阻挡层。
13. 如权利要求12所述的方法，包括通过所述电介质将所述 金属栅电极与所述阻挡层分离。
14. 如权利要求1所述的方法，包括通过蚀刻穿过所述掺杂层 来形成耗尽型晶体管。
15. 如权利要求13所述的方法，包括通过在上阻挡层上方形 成所述掺杂层并蚀刻进所述上阻挡层中以使得所述栅极电介质延伸 穿过所述掺杂层并进入所述上阻挡层来形成增强型晶体管。
16. 如权利要求9所述的方法，包括控制蚀刻深度以确定形成 增强型还是耗尽型器件。
17. 如权利要求16所述的方法，包括蚀刻穿过所述掺杂层并 进入下面的阻挡层中以形成增强型器件。
18. —种方法，包括形成具有阻挡层和肖特基栅极金属以及位于所述栅极金属和所 述阻挡层之间的电介质的量子阱晶体管，所述电介质的介电常数大 于10。
19. 如权利要求18所述的方法，包括在所述量子阱晶体管中 形成自对准源漏极。
20. 如权利要求19所述的方法，包括从掺杂层形成自对准源 漏极；在所述掺杂层中形成开口；以及在所述掺杂层中沉积栅电极。
21. 如权利要求20所述的方法，包括沉积金属栅电极。
22. 如权利要求21所述的方法，包括利用所述掺杂层上的虛 拟栅极；随后移除所述虛拟栅极。
23. 如权利要求22所述的方法，包括利用所述虛拟栅极来定 义侧壁间隔物。
24. 如权利要求23所述的方法，包括利用所述侧壁间隔物来 定义自对准源漏接触物。
25. 如权利要求24所述的方法，包括在定义所述间隔物和所 述接触物之后移除所述虚拟栅极。
26. 如权利要求25所述的方法，包括利用所述接触物和所述 间隔物作为掩模来蚀刻所述掺杂层并定义源漏极。
27. 如权利要求26所述的方法，包括蚀刻所述掺杂层以便底切所述间隔物。
28. 如权利要求27所述的方法，包括在所述开口中沉积介电 常数大于10的电介质。
29. 如权利要求28所述的方法，包括在所述电介质上方形成 金属栅电极。
30. 如权利要求29所述的方法，包括在所述电介质下方形成 所述阻挡层。
31. 如权利要求30所述的方法，包括通过所述电介质将所述 金属栅电极与所述阻挡层分离。
32. 如权利要求20所述的方法，包括通过蚀刻穿过所述掺杂 层来形成耗尽型晶体管。
33. 如权利要求28所述的方法，包括通过在所述阻挡层上方 形成所述掺杂层并蚀刻进所述阻挡层中以使得所述电介质延伸穿过 所述掺杂层并进入所述阻挡层中来形成增强型晶体管。
34. 如权利要求27所述的方法，包括控制蚀刻深度以确定形 成增强型还是^^尽型器件。
35. 如权利要求34所述的方法，包括蚀刻穿过所述掺杂层并 进入下面的阻挡层中以形成增强型器件。
36. —种量子阱晶体管，包括 第一和第二阻挡层；位于所述阻挡层之间的量子阱层； 4册电纟及；以及与所述栅电才及自对准的源漏极。
37. 如权利要求36所述的晶体管，包括位于所述栅电极上的 侧壁间隔物。
38. 如权利要求37所述的晶体管，其特征在于，所述栅电极是 金属栅电极。
39. 如权利要求38所述的晶体管，包括所述源极和漏极的接触金属。
40. 如权利要求36所述的晶体管，包括位于所述栅电极和所 述第一阻挡层之间的电介质，所述电介质的介电常数大于10。
41. 如权利要求40所述的晶体管，其特征在于，所述电介质是 U形。
42. —种量子阱晶体管，包括 第一和第二阻挡层；位于所述阻挡层之间的量子阱层； 金属栅电极；以及位于所述栅电极和所述第一阻挡层之间的电介质，所述电介质 的介电常数大于10。
43. 如权利要求42所述的晶体管，包括自对准源漏极。
44. 如权利要求42所述的晶体管，包括位于所述栅电极上的侧 壁间隔物。
45. 如权利要求42所述的晶体管，包括所述源极和漏极的接触 金属。
46. 如权利要求42所述的晶体管，其特征在于，所述电介质是 U形。
全文摘要
可以利用置换金属栅极法来形成量子阱晶体管或高电子迁移率晶体管。可以利用虚拟栅极来定义侧壁间隔物和源漏接触金属。可以移除虚拟栅极，并利用剩余结构作为掩模来蚀刻掺杂层以形成与所述开口自对准的源极和漏极。高介电常数材料可以涂覆所述开口的侧面，然后可以沉积金属栅极。结果，源极和漏极得以与金属栅极自对准。此外，金属栅极通过该高介电常数材料而与下面的阻挡层隔离。
文档编号H01L21/338GK101133498SQ200680006840
公开日2008年2月27日 申请日期2006年1月3日 优先权日2005年1月3日
发明者J·卡瓦利洛斯, J·布拉斯克, M·多茨, M·梅茨, R·曹, S·达塔 申请人:英特尔公司