专利名称：具有绝缘体上半导体(soi)构造且在薄半导体层上包含超晶格的半导体器件及相关方法
技术领域：
本发明涉及半导体领域，更具体地涉及基于能带工程具有增强特 性的半导体及相关方法。
背景技术：
人们已经提出了各种结构和技术来增强半导体器件的性能，例如，通过提高电荷载流子的迁移率。例如，Currie等人的美国专利申 请No. 2003/0057416公开了硅、硅-锗和松弛硅的应变材料层，并且， 该应变材料层还包含无杂质区，否则将导致性能降级。上部硅层中所 得到的双轴应变改变载流子迁移率，从而能够提供更高的速度和/或较 低功率的器件。Fitzgerald等人的公开的美国专利申请No. 2003/0034529 7〉开了一种CMOS反相器，该反相器也是基于相似的 应变硅技术。Takagi的美国专利No. 6，472，685 B2公开了 一种半导体器件，该 半导体器件包括夹于硅层之间的碳和硅层，从而第二硅层的导带和价带接收拉伸应变。具有较小的有效质量且由施加在栅极电极上的电场 而感应的电子局限在第二硅层中，从而断定n沟道MOSFET具有较 高的迁移率。Ishibashi等人的美国专利No. 4,937,204公开了 一种超晶格，其 中，多个层交替且外延地生长，所述多个层小于八个单层，并且包含 片段或者二元化合物半导体层。主电流的方向垂直于超晶格的各层。Wang等人的美国专利No. 5,357,119公开了一种通过减少超晶 格中的合金散射而实现较高迁移率的Si-Ge短周期超晶格。在这些方 法中，Candelaria的美国专利No. 5，683，934公开了 一种迁移率提高了的MOSFET，该MOSFET包括沟道层，该沟道层包含由硅和以使该 沟道置于拉伸应力下的百分比取代地存在于硅晶格中的第二材料构 成的合金。Tsu的美国专利No. 5，216，262公开了 一种量子阱结构，该量子阱 结构包括两个阻挡层区和夹于这两个阻挡层之间的薄的外延生长的 半导体层。每一个阻挡层区由通常在2至6个单层范围内的厚度的 Si(VSi的交替层组成。更厚部分的硅夹于这两个阻挡层之间。于2000年9月6日由Applied Physics and Materials Science & Processing在线发表的(第391-402页)的标题为"硅纳米结构器件中 的现象(Phenomena in silicon nanostructure devices )"的Tsu的另一 编论文公开了一种由硅和氧制成的半导体原子超晶格(SAS) 。 Si/O 超晶格被公开用于硅量子和发光器件中。具体地说，构造并测试绿色 电致发光二极管结构。该二极管结构中的电流是垂直的，即，垂直于 SAS的各层。所公开的SAS可以包括由被吸收的物质例如氧原子和 CO分子隔开的半导体层。在被吸收的氧单层以外的硅生长被描述为 具有非常低的缺陷密度的外延。一个SAS结构包括约八个原子硅层的 1.1 nm厚的硅部分，另一个结构具有此硅厚度的两倍的厚度。在 Physical Review Letters第9巻第7期(2002年8月12日)发表的 Luo等人的标题为"直接间隙发光硅的化学设计(Chemical Design of Direct-Gap Light-Emitting Silicon )"的论文还讨论了 Tsu的发光SAS 结构。Wang、 Tsu和Lofgren的公开的国际申请WO 02/103， 767 Al 公开了一种由薄的硅和氧、碳、氮、磷、锑、砷或氢制成的阻挡层构 建区，从而将垂直流过晶格的电流减少四个数量级以上。绝缘层/阻挡 层允许紧接该绝缘层沉积低缺陷外延硅。Mears等人的公开的大不列颠专利申请2,347,520公开了非周期 性光子带隙(APBG)结构的原理可以适用于电子带隙工程。具体地 说，该申请公开了可以调节诸如能带最小值的位置、有效质量等的材 料参数，以得到具有希望的能带结构特性的新的周期性材料。诸如导电率、导热率和电容率或磁导率之类的其他参数公开为也可以被设计 入该材料中。尽管在材料工程上付出了大量的努力以提高半导体器件中的电 荷载流子的迁移率，仍需要更大的改进。更大的迁移率可以提供器件 速度和/或减少器件功耗。在具有更大的迁移率的情况下，尽管继续向 较小的器件特征转变，但是仍可以保持器件性能。发明内容鉴于前述背景，本发明的目的是提供具有相对较高的电荷载流子迁移率的半导体器件例如绝缘体上硅(SOI)和相关方法。通过下述半导体器件提供根据本发明的这个和其他的目的、特征 和优点，该半导体器件可以包括基片、位于该基片上的绝缘层、以及 位于与该基片相对的该绝缘层的一侧上的半导体层。该半导体器件还 包括位于与该绝缘层相对的该半导体层的一侧上的超晶格。更具体地说，该超晶格可以包括多个叠加的层组，其中的每一组包括限定基础 半导体部分的多个叠加的基础半导体单层和在其上的至少一个非半导体单层。而且，所述至少一个非半导体单层可以被限制在相邻的基 础半导体部分的晶格内。所述半导体层和所述基础半导体单层均可以包含相同的半导体 材料。举例来说，所述基片、所述半导体层和所述基础半导体单层均 可以包含硅，并且，所述绝缘层可以包含硅氧化物。此外，所述半导体层可以具有例如小于10 nm的厚度。所述半导体器件还可以包括与 所述超晶格横向相邻以在其中限定沟道的间隔开的源区和漏区、以及 在所述超晶格上方的栅极。另外，接触层可以在所述源区和漏区中的 至少一个上。关于所述超晶格，每一个非半导体层可以具有单个单层的厚度。 而且，每一个基础半导体部分可以具有小于八个单层的厚度。所述超 晶格在最上部的层组上还可以包括基础半导体覆盖层。在一些实施例 中，所有所述基础半导体部分可以具有相同数量的单层的厚度。另一可选的是，所述基础半导体部分中的至少一些可以具有不同数量的单 层的厚度，或者，所有所述基础半导体部分可以具有不同数量的单层 的厚度。每一个基础半导体部分可以包含从由第IV族半导体、第III-V 族和第H-VI族构成的组中选择的基础半导体。另外，每一个非半导 体单层可以包含从由氧、氮、氟和碳-氧构成的组中选择的非半导体。 而且，相邻层组中的相对基础半导体部分可以以化学形式结合在一 起。在一个方面的是一种用于制造半导体器件的方法，该方法可以包 括在基片上形成绝缘层，并且在与基片相对的绝缘层的一侧上形成半 导体层。该方法还可以包括在与绝缘层相对的半导体层的一侧上形成 超晶格。更具体地说，超晶格可以包括多个叠加的层组，其中的每一 组包括限定基础半导体部分的多个叠加的基础半导体单层和在其上 的至少一个非半导体单层。而且，所述至少一个非半导体单层可以限 制在相邻基础半导体部分的晶格内。
图l是根据本发明的半导体器件的横截面示意图。图2是如图l所示的超晶格的放大很多的横截面示意图。图3是图1所示的超晶格的一部分的透视的原子示意图。图4是可以用于图l的器件中的超晶格的另一实施例的放大很多的横截面示意图。图5A是关于现有技术的体硅和如图1-3所示的4/1 Si/0超晶格的由伽马点(G)计算所得的能带结构的视图。图5B是关于现有技术的体硅和如图1-3所示的4/1 Si/0超晶格的由Z点计算所得的能带结构的视图。图5C是关于现有技术的体硅和如图4所示的5/1/3/1 Si/O超晶格的由伽马点和Z点计算所得的能带结构的^f见图。图6A-6C是示出用于制造图1所述的半导体器件的一系列的横截面示意图。
具体实施方式
以下将参照附图对本发明进行更加全面的描述，在附图中示出了 本发明的优选实施例。然而，本发明可以用许多不同的形式实施，并 且不应当被理解为受限于本文所阐述的实施例。更确切地说，提供上 述实施例，使得本公开内容将是全面的、完整的，并将向本领域的技 术人员充分地传达本发明的范畴。在本文中，相似的标号表示相似的 元件，撇号用来表示可替换的实施例中的类似元件。本发明涉及在原子或分子水平上控制半导体材料的特性，以在半 导体器件内获得改善的性能。此外，本发明涉及对用于半导体器件的导电通道内的改进的材料的确定、产生和使用。申请人在不希望被限制情况下提出了下述理论此处所描述的某 些超晶格降低了电荷载流子的有效质量，从而这导致了更高的电荷载流子迁移率。在文献中以各种定义描述了有效质量。作为测量有效质 量中的改进的方法，申请人分别使用了关于电子和空穴的"导电率倒 易有效质量张量"me-'和m:1，其定义如下对电子而言，<formula>formula see original document page 9</formula>对空穴而言<formula>formula see original document page 9</formula>其中f是费米-狄拉克分布，Ep是费米能量，T是温度，E(k，n) 是电子在与波矢量k和第n个能带相对应的状态下的能量，指数i和 j指笛卡儿坐标x、 y和z，对布里渊散射区(B.Z.)进行积分，分别对电 子和空穴的具有高于和低于费密能级的能带进行求和。申请人对导电率倒易有效质量张量的定义是这样的材料的导电 率的张量分量对于导电率倒易有效质量张量的对应分量的较大值来 说是较大的。此外，申请人在不希望被限制的情况下提出了下述理论 此处所描述的超晶格设定了导电率倒易有效质量张量的值，以增强材 料的导电特性，诸如通常是关于电荷载流子传输的优选方向上的导电 特性。合适的张量元素的逆被称为导电率有效质量。换言之，为了描 述半导体材料结构的特征，以上所描述的且在沿所预定的载流子传输方向上计算所得的电子/空穴的导电率有效质量被用于辨别改进的材 料。利用上述手段，人们可以选择具有用于特殊目的的改进的能带结 构的材料。 一个这样的实例就是用于半导体器件中的沟道区的超晶格 25材料。现在参照图1首先描述包括根据本发明的超晶格25的绝缘 体上硅(SOI) MOSFET20。然而，本领域的技术人员将会理解此处 所确定的材料将用于许多不同类型的半导体器件中，诸如分立器件和 /或集成电路。所示出的SOI MOSFET 20包括基片21、位于基片上的绝缘层 (例如，在高k电介质上的硅氧化物)29、以及位于与基片相对的绝 缘层的一面上的半导体(即，硅)层39。举例来说，半导体层39可 以是具有小于约10 nm(更优选为约5nm)的厚度的相对较薄的单晶 硅层。该层39有利地充当用于形成超晶格25的"基片"，如下面所进 一步描述的那样。由于底层的绝缘层29是不定形的(即，没有结晶 度)，申请人在不希望被限制的情况下提出了下述理论例如，绝缘 层充当减震器，并且在Si-O超晶格生长期间提供相对无应力的条件。 当然，在不同的实施例中，可以其他的材料和层厚。间隔开的源区22和漏区23与所示的超晶格25横向地相邻，并 且在其中限定MOSFET 20的沟道。在所图示的实例中，源区22和 漏区23包括在半导体层39上形成的各自的外延硅层26、 28，所述外 延硅层被掺杂到希望的浓度。而且，掺杂剂可以渗透到超晶格25的 各部分，为了图示清楚，在所图示的实施例中，所述各部分用虛线示出。当然，例如，在一些实施例中，还可以用沟道注入掺杂剂掺杂超晶格25的其余部分(即，没有用虚线表示的部分)。MOSFET 20还示例性地包括栅极35，该栅极35包括超晶格25 上的栅极绝缘层(例如，氧化物层)37和栅极绝缘层上的栅极电极层 36。在所图示的SOIMOSFET20中设置侧壁隔板40、 41，在栅极电 极层36上设置硅化物层34。源/漏硅化物层30、 31和源/漏接触层32、 33位于源/漏区22、 23之上，如本领域的技术人员所理解的那样。为 了图示清楚，在附图中，用点划线示出电介质层37和绝缘层29.关于上述提出的源/漏结构的进一步细节可以在标题为"包括具 有在源区和漏区的相邻上部分上延伸的上部的超晶格的半导体器件 (SEMICONDUCTOR DEVICE COMPRISING A SUPERLATTIVE WITH UPPER PORTIONS EXTENDING ABOVE ADJACENT UPPER PORTIONS OF SOURCE AND DRAIN REGIONS )，，的共同 未决的申请(即，美国专利申请No. 10/941， 062 )中找到，该专利申 请的全部内容以引用的方式并入本文中。然而，应该注意，在一些实 施例中，还可以使用其他的源/漏和栅极结构。如本领域的技术人员所理解的那样，例如，上述的SOI器件的 绝缘层29在源区和漏区22、 23附近有利地提供减少了的电容，从而 减少了切换时间并提供更快的器件操作。应该注意，例如，其他的材 料可以用于绝缘层29，例如玻璃或蓝宝石。而且，例如，基片21和 半导体层39可以包含其他的半导体材料，例如锗。申请人已经确定了用于SOI MOSFET 20的沟道区的改进材料 或结构。更具体地说，申请人已经确定了具有下述能带结构的材料或 结构关于电子和/或空穴的合适的导电率有效质量基本上小于硅的相 应值。现在再参照图2和3，材料或结构的形式为超晶格25，其结构在 原子或分子的水平上受控并可以利用已知的原子或分子层沉积技术 形成。超晶格25包括以叠层关系排列的多个层组45a-45n，具体参照 图2的示意的横切面图也许可以最好地理解这一点。超晶格25的每个层组45a-45n示例性地包括用于限定各自的基 础半导体部分46a-46n的多个叠加的基础半导体单层46及其上的能带 修改层50。为了说明清楚，在图2中以点划线表示能带修改层50。能带修改层50示例性地包括限制于相邻的基础半导体部分的晶 格内的一个非半导体单层。在其他实施例中， 一个以上的这样的单层 是可能的。应当注意的是此处参照非半导体或半导体单层意味着用于 单层的材料如果以块状形成，应是非半导体或半导体。即，诸如半导 体的材料的单个单层可能不一定表现出与以块状或以相对来说较厚 的层形成的相同的特性，这一点会为本领域的技术人员所理解。申请人在不希望受限制的情况下提出了下述理论能带修改层 50和相邻的半导体部分46a-46n导致超晶格25在平行的层方向上比 所存在的其他方向上具有较低的合适的电荷载流子的导电率有效质 量。考虑到其他方式，上述平行方向与叠加方向垂直。能带修改层50 也可以导致超晶格25具有普通的能带结构。同样，提出了这样的理论，即，上述半导体器件，基于比在其他 情况下所存在的低的导电率有效质量，具有较高的电荷载流子迁移 率。在某些实施例中，例如，作为本发明所取得的能带工程的结果， 超晶格25还可以具有对光电子器件来说可能尤其有利的基本上直接 的能带隙，如下面更加详细的描述的那样。MOSFET 20的源/漏区22、 23和栅极35可以被看作是促使电荷 载流子穿过相对于叠加的组45a-45n中的各层的平行方向上的超晶格 进行传输的区域，这一点会被本领域的技术人员所理解。本发明也考 虑了其他这样的区域。超晶格25也示例性地包括位于上层组45n上的覆盖层52。覆盖 层52可以包括多个基础半导体单层46。覆盖层52具有的基础半导体 单层可以在2到100个范围内，更优选在10到50个单层之间。每个基础半导体部分46a-46n可以包括选自含有第IV族半导体、 第III - V族半导体以及第II - VI族半导体的组中的基础半导体。当 然，术语组IV半导体也包括第IV-IV族半导体，这一点会被本领域的技术人员所理解。更具体而言，例如基础半导体可以包含硅和锗中 的至少一种。例如每个能带修改层50可以包括选自包括氧、氮、氟以及碳-氧的组中的非半导体。通过下一层的沉积非半导体在热稳定上也是理 想的，从而方便制造。在其他实施例中，非半导体可以是与给定的半 导体处理相兼容的其他的无机或有机元素或化合物，这一点会为本领 域的技术人员所理解。更具体而言，例如基础半导体可以包括硅和锗 中的至少一种。应当注意，术语单层是指包括单个原子层以及单个分子层。同样 应当注意，由单个单层提供的能带修改层50也指包括其内部不是所 有可能的位置都被占据的单层。例如，尤其是参照图3的原子图，说 明了作为基础半导体材料的硅以及作为能带修改材料的氧的4/1的重 复结构。氧的仅仅一半的可能位置被占据。在其他实施例中和/或在采用不同材料的情况中，上述一半占据 不一定成立，如本领域技术人员所理解的那样。事实上，甚至可以从 该示意图中看出，给定单层中的氧的单个原子不会沿平面被准确地对 准排列，这也是原子沉积领域的技术人员所理解的。作为实例，优选 的占据范围从完全占满的可能氧位置的大约1/8到一半，尽管其他数 量可以用在某些实施例中。目前硅和氧被广泛地用于传统的半导体处理中，因此，制造商能 够容易地使用此处所描述的上述材料。现在原子或单层沉积也被广泛 地使用。因此，可以容易地釆用和实现包含根据本发明的超晶格25 的半导体器件，这一点会被本领域的技术人员所理解。申请人在不希望受限的情况下提出了这样的理论，即对于超晶格 诸如Si/O超晶格，例如，硅单层的数量在希望情况下应当为7个或更 少以便超晶格的能带在整个范围内是一样的或相对一致的，以获得希 望的优势。然而，可以在其他实施例中使用8个或更多个层，这取决 于给定的应用。已经对图2和3中所示的Si/O的4/1重复结构建立模 型，以表示电子和空穴在X方向上的提高了的迁移率。例如，对于电子来说，计算所得的导电率有效质量(对于体硅来说是各向同性的)为0.26，对于4/1 SiO超晶格在X方向来说为0.12，从而得到0.46的比 值。类似地，对于体硅来说，对空穴计算所得出的值为0.36，对于4/1 Si/O超晶格来说为0.16，从而得到0.44的比值。尽管在某些半导体器件中，上述方向优先特征可能是希望的，但 是其他器件可能受益于在平行于层组的任何方向上的迁移率的更加 一致的增加。对电子或空穴两者来说，或仅仅上述类型的电荷载流子 中的一种来说，具有提高的迁移率也是有利的，这一点会被本领域的 技术人员所理解。超晶格25的4/1 Si/O实施例的较低导电率有效质量可以小于其 他情况下出现的导电率有效质量的三分之二，这既适用于电子也适用 于空穴。当然，超晶格25还可以包括掺杂于其中的至少一种导电率 掺杂剂，这一点会被本领域的技术人员所理解。实际上，现在再参照图4，现在描述根据本发明的具有不同特性 的超晶格25，的另一实施例。在该实施例中，示出了重复模式3/1/5/1。 更具体而言，最下层的基础半导体部分46a，具有三个单层，次最下层 的基础半导体部分46b，具有五个单层。这种模式在整个超晶格25，范 围内重复。能带修改层50，可以均包括单个单层。对于包括Si/0的上 述超晶格25，来说，电荷载流子迁移率的提高不依赖于层平面内的取 向。没有具体提及的图4的上述其他元件与参照图2的上述元件相似， 此处不需要进一步的讨论。在某些器件实施例中，超晶格的所有基础半导体部分可以具有相 同数量的单层的厚度。在其他实施例中，至少有些基础半导体部分可 以具有不同数量的单层的厚度。在其他实施例中，所有基础半导体部 分可以具有不同数量的单层的厚度。在图5A-5C中，给出了利用密度函数理论(DFT)计算所得的能 带结构。在本领域中众所周知DFT低估了能带隙的绝对值。因此， 可以通过适当的"剪裁修正，，偏移带隙之上的所有能带。然而，已经知 道能带的形状更加地可靠。应当从这个角度说明垂直的能轴。图5A显示了由伽马点(G)计算所得的体硅(以连续线表示)和图 3-4中所示的4/1 Si/O超晶格25(以点线表示)的能带结构。尽管图中 的(001)方向与Si的惯用晶胞的(001)方向对应，但是该方向是指4/1 Si/0结构的晶胞，而不是Si的惯用晶胞，从而显示了Si导带最低值 的期望位置。图中的(100)和(010)方向与Si惯用晶胞的(llO)和(-llO) 方向对应。本领域的技术人员会理解，图上的Si能带被折叠而将它们 在4/1 Si/0结构的适当的倒易点阵方向上表示出来。可以看出，与体硅(Si)不同的是，4/1 Si/O结构的导带最低值位 于伽马点处，而价带最低值发生在(001)方向上的布里渊散射区的边 缘，我们称之为Z点。有人可能也会注意到，与Si的导带最低值的 曲率相比，4/1 Si/0结构的导带最低值的曲率较大，这要归因于由额 外的氧层引入的扰动而产生的能带分离。图5B显示了由Z点计算所得的体硅(连续线)和4/1 Si/O超晶格 25(点线)的能带结构。该图说明了价带在(100)方向上的曲率增加了。图5C显示了由伽马点和Z点计算所得的体硅(连续线)和图4的 超晶格25，的5/1/3/1 Si/0结构(点线)的能带结构。由于5/1/3/1 Si/O 结构的对称性，在(100)和(010)方向上计算所得的能带结构是相等的。 因此，导电率有效质量和迁移率被期望在平行于层的即垂直于(001) 叠层方向上平面内呈现各向同性。注意在5/1/3/1 Si/0实例中，导带 最低值和价带最大值都位于或靠近Z点。尽管曲率的增加表示有效质量的减小，但是可以通过导电率倒易 有效质量张量的计算进行适当的比较和区分。这导致申请人进一步提 出5/1/3/1超晶格25，应当基本上为直接能带隙的理论。如本领域的技 术人员所理解，关于光学跃迁的合适矩阵元是直接与间接能带隙行为 之间的差别的另一指示。现在将再次参照图6A-6C描述S01 MOSFET 20的制造方法。 该方法开始在半导体(例如，硅)基片21上设置绝缘层29和半导体 层39 (图6A)。如本领域的技术人员所理解，绝缘层29上的SOI 晶片是可商业购买到的约100-200 nm硅膜。接下来，执行受控制的热氧化，以形成氧化层42 (图6B)，然 后是氧化层的湿法HF剥离，以保留硅层39的相对较薄的部分，该部 分具有小于约10 nm (更优选地为约5nm)的厚度(图6C )。随后， 可以在薄硅层39上形成超晶格25，如上所述，接着，形成剩余的源/ 漏和栅极结构，如本领域的技术人员所理解。应该注意，根据本发明还可以制造除了 MOSFET以外的器件。 举例来说，使用上述技术可以制造的一种基片上绝缘体器件是存储 器，例如，在标题为"包括具有超晶格沟道的浮栅存储单元的半导体 器件(SEMICONDUCTOR DEVICE INCLUDING A FLOATING GATE MEMORY CELL WITH A SUPERLATTICE CHANNEL )" 的共同未决的申请(即，美国专利申请No. 11/381,787)，该专利申 请转让给本受让人并且其全部内容以引用的方式并入本文。其它潜在 的衬底上绝缘层器件包括光学器件，例如(即，美国专利申请No. 10/936,903 )中所描述的，该专利申请转让给本受让人并且其全部内 容以引用的方式并入本文。受益于前面的描述和相关的附图中所给出的教导，本领域的技术 人员将会想到本发明的许多修改和其他实施例。因此，应当理解，本 发明不限于所披露的具体的实施例，并且上述修改和实施例应当被涵 盖于所附的权利要求的范畴内。
权利要求
1、一种半导体器件，包括基片；位于所述基片上的绝缘层；位于与所述基片相对的所述绝缘层的一侧上的半导体层；以及位于与所述绝缘层相对的所述半导体层的一侧上的超晶格；所述超晶格包括多个叠加的层组，其中的每一组包括限定基础半导体部分的多个叠加的基础半导体单层和在其上的至少一个非半导体单层，并且，所述至少一个非半导体单层被限制于相邻基础半导体部分的晶格内。
2、 根据权利要求l所述的半导体器件，其中，所述半导体层和 所述基础半导体单层均包含相同的半导体材料。
3、 根据权利要求l所述的半导体器件，其中，所述基片、所述 半导体层和所述基础半导体单层均包含硅；并且，其中，所述绝缘层 包含硅氧化物。
4、 根据权利要求i所述的半导体器件，其中，所述半导体层具有小于约10 nm的厚度。
5、 根据权利要求l所述的半导体器件，还包括与所述超晶格横向地相邻以在其中限定沟道的间隔开的源区和漏区；位于所述超晶格上方的栅极电介质层；以及 位于所述栅极电介质层上方的栅极电极层。
6、 根据权利要求5所述的半导体器件，还包括位于所述源区和 漏区中的至少一个上的接触层。
7、 根据权利要求l所述的半导体器件，其中，每一个非半导体 层具有单个单层的厚度。
8、 根据权利要求1所述的半导体器件，其中，每一个基础半导 体部分具有小于8个单层的厚度。
9、 根据权利要求1所述的半导体器件，其中，所述超晶格还包 括位于最上部的层组上的基础半导体覆盖层。
10、 根据权利要求l所述的半导体器件，其中，所有的基础半导 体部分具有相同数量的单层的厚度。
11、 根据权利要求l所述的半导体器件，其中，所述基础半导体 部分中至少一些具有不同数量的单层的厚度。
12、 根据权利要求l所述的半导体器件，其中，所有的基础半导 体部分具有不同数量的单层的厚度。
13、 根据权利要求l所述的半导体器件，其中，每个基础半导体 部分包含选自包括第IV族半导体、第III - V族半导体以及第II - VI 族半导体的组中的基础半导体。
14、 根据权利要求l所述的半导体器件，其中，每个非半导体单 层包含选自包括氧、氮、氟和碳-氧的组中的非半导体。
15、 根据权利要求l所述的半导体器件，其中，相邻的层组内的 相对的基础半导体部分以化学形式结合在一起。
16、 一种用于制造半导体器件的方法，包括在基片上形成绝缘层；在与所述基片相对的所述绝缘层的一侧上形成半导体层；以及 在与所述绝缘层相对的所述半导体层的一侧上形成超晶格； 所述超晶格包括多个叠加的层组，其中的每一组包括限定基础半 导体部分的多个叠加的基础半导体单层和在其上的至少一个非半导 体单层，并且，所述至少一个非半导体单层^:限制于相邻基础半导体 部分的晶格内。
17、 根据权利要求16所述的方法，其中，所述半导体层和所述基础半导体单层均包含相同的半导体材料。
18、 根据权利要求16所述的方法，其中，所述基片、所述半导体层和所述基础半导体单层均包含硅；并且，其中，所述绝缘层包含 硅氧化物。
19、 根据权利要求16所述的方法，其中，所述半导体层具有小于约10 nm的厚度。
20、 根据权利要求16所述的方法，还包括形成与所迷超晶格横向地相邻以在其中限定沟道的间隔开的源 区和漏区；形成位于所述超晶格上方的栅极电介质层；以及 形成位于所述栅极电介质层上方的栅极电极层。
21、 根据权利要求16所述的方法，其中，每个基础半导体部分 包含选自包括第IV族半导体、第III - V族半导体以及第II - VI族半 导体的组中的基础半导体，并且，其中，每个非半导体单层包含选自 包括氧、氮、氟和碳-氧的组中的非半导体。
22、 根据权利要求16所述的方法，其中，相邻的层组内的相对 的基础半导体部分以化学形式结合在一起。
全文摘要
一种半导体器件，可以包括基片、位于基片上的绝缘层和位于与基片相对的绝缘层的一侧上的半导体层。该半导体器件还包括位于与绝缘层相对的半导体层的一侧上的超晶格。该超晶格可以包括多个叠加的层组，其中的每一组包括限定基础半导体部分的多个叠加的基础半导体单层和在其上的至少一个非半导体单层。所述至少一个非半导体单层被限制于相邻基础半导体部分的晶格内。
文档编号H01L29/786GK101278400SQ200680023749
公开日2008年10月1日 申请日期2006年6月30日 优先权日2005年6月30日
发明者卡里帕特纳姆·V·劳 申请人:梅尔斯科技公司