用于形成包含导电封盖层的铜基金属化层的技术的制作方法

专利名称：用于形成包含导电封盖层的铜基金属化层的技术的制作方法
用于形成包含导电封盖层的铜基金属化层的技术技术领域大体上，本发明是关于微结构(例如先进集成电路)的形成，且尤其 关于导电结构(例如铜基金属化层)的形成，以及用以于操作与应力条件 下降低其电致转移的技术。
背景技术：
现今微结构(例如，集成电路)之制造中，有持续趋势以稳定地縮小 微结构组件之特征尺寸，藉以增进这些结构之功能性。例如，现今集 成电路中，最小特征尺寸(例如，场效应晶体管之沟道长度)已达深次微 米范围，因而提升这些电路于速度及/或电力消耗方面之效能。当个别 电路组件之尺寸随着每一新电路世代而予以縮减，因而改善例如晶体管组件之开关速度(switehing speed)时，电性连接个别电路组件之互连 线可用之占地空间(floorspace)亦减少。所以，由于通常所需互连件数 目比电路组件数目增加得更快，该些互连线之尺寸亦予以縮小以补偿 减少之可用占地空间之量并补偿增加之每单位晶粒面积所设置电路组 件之数目。因此，通常设置多个堆栈"线路"层(亦称为金属化层)，其 中， 一个金属化层之个别金属线系通过所谓通孔(via)连接至上方或下 方之金属化层之个别金属线。虽然设有多个金属化层，但必须縮小互 连线之尺寸以顺应例如现今中央处理器(CPU)、内存芯片、特定应用集 成电路(ASIC)等之高度复杂性。縮减之互连结构之截面面积(可能伴有 极度尺寸縮放(scaled)晶体管组件之静电力消耗的增加)可导致金属线 中相当大的电流密度。虽然设有相对大数目之金属化层，但由于每单位面积有相当数目 之电路组件，因此，于个别互连结构中，先进集成电路(包括具有0.13 微米(ii m)与甚至更小之临界尺寸之晶体管组件)可能需要高达每平方 公分数千安培之大幅增加之电流密度。然而，于提高电流密度下操作 互连结构，可能承担多个与应力引发线路劣化有关之问题，该些问题最终可能导致集成电路之过早失效(premature failure)。 一种在此方面之 明显现象为金属线与通孔中之电流引发材料输送，亦称为"电迁移"， 其可造成于金属互连件内形成空隙(void)以及于金属互连件旁形成小 丘(hillock)，因而导致装置之效能与可靠度降低或者完全失效。例如， 埋于二氧化硅及/或氮化硅中之铝线经常作为用于金属化层之金属，其 中，如以上所说明，具有0.18微米或更小之临界尺寸之先进集成电路 可能需要大幅縮小之金属线截面面积及因而需要增加之电流密度，此 可能让铝较少应用于形成金属化层。所以，铝正被铜与铜合金所取代，与铝相较，该等材料具有显著 较低之电阻系数(resistivity)且即使于相当较高电流密度下对电迁移具 有改善之抗性(resistance)。由于铜易在二氧化硅与多种低介电常数介电 材料中扩散之特性，将铜导入微结构与集成电路之制造中会产生多个 严重问题。为了提供必要之黏着性(adhesion)并避免不希望之铜原子扩 散至敏感的装置区，所以，通常需耍于铜与介电材料间设置阻挡层， 使铜基互连结构埋于其中。虽然氮化硅为有效防止铜原子扩散之介电 材料，但较不希望选择氮化硅作为层间介电材料，因为氮化硅展现适 度高之电容率(permittivity)，因而使邻近铜线之寄生电容增加，此可导 致非可容忍之讯号传递延迟。所以，形成对铜所需机械稳定性亦有贡 献之薄导电阻挡层，使主体(bulk)铜与周围介电材料分隔，而且只有呈 封盖层型式之薄氮化硅、碳化硅或碳氮化硅层系经常用于铜基金属化 层。目前，钽、钛、钨及其与氮和硅之化合物等系较佳之用于导电阻 挡层之候选材料，其中，阻挡层可包括二个或更多个为不同组成之次 层，以符合抑制扩散与黏着性质方面之需求。除了铜可能无法通过各向异性干式蚀刻工艺有效地被图案化之事 实外，铜之另一与铝显著不同之特性为，铜可能无法通过化学与物理 气相沉积技术而大量地立即沉积，因而需要一般称为金属镶嵌 (damascene)或嵌入(inlaid)技术之工艺策略。于金属镶嵌工艺中，首先 形成介电层然后予以图案化以包含沟槽及/或通孔，接着用铜填充该等 沟槽及/或通孔，其中，如先前所述及，在用铜填充前，于沟槽与通孔 之侧壁上形成导电阻挡层。通常通过湿式化学沉积工艺，例如电镀法 与无电镀覆法(electroless plating),完成主体铜材料沉积至沟槽与通孔中，因而需要可靠填充具有直径为0.3微米或更小且深宽比(aspect ratio) 为5与更大之通孔以及具有宽度范围为0.1微米至数微米之沟槽。用于 铜之电化学沉积工艺于电子电路板制造领域系广为接受的(wdl established)。然而，高深宽比通孔之无空隙填充是项极复杂与极具挑战 之工作，其中，最后所获得之铜基互连结构之特性相当依于所关注之 结构之工艺参数、材料与几何形状。因为互连结构之几何形状实质上 系由设计需求所决定，所以对给定之微结构可能无法被显著改变，故 估计并控制铜微结构之材料(例如导电与非导电阻挡层)及其相互作用 对互连结构之特性之影响(impact)以确保高产率与所需之产品可靠性 二者系极为重要。尤其，识别、监视与降低用于各种配置之互连结构 中之劣化与失效机制以保持用于每一新装置世代或技术节点之装置可 靠性至为重要。因此，为了找出用于形成具有低总电容率之铜基导线与通孔之新 材料与工艺策略，己投入许多努力于观察铜互连结构之劣化，尤其是 与具有3.1或更低之相对电容率之低介电常数介电材料相组合者。虽然 铜导线中之电迁移之确切机制仍无法完全了解，但证明了位于侧壁中 与侧壁上及特别是位于对邻近材料之界面处之空隙，对互连件之最后 所达到之效能与可靠性可有相当大之影响。咸信对过早的装置失效有重大影响之一种失效机制为电迁移引发 材料输送，尤其是沿着铜与介电封盖层(于层间介电质中之通孔形成期 间作为蚀刻停止层)间所形成之界面。经常使用之材料为，例如氮化硅 与碳氮化硅，其对典型采用之层间介电质(例如多种低介电常数介电材 料)展现适度高之蚀刻选择性，且亦抑制铜扩散至层间介电质上。然而， 近来研究结果似乎显示，于铜与蚀刻停止层间所形成之界面为金属互 连件操作期间材料输送用之主要扩散途径。鉴于以上所述问题，对得以降低铜基互连结构中之电迁移而不过 度增加生产成本以及影响金属互连件之电传导性之技术，实在所需者。发明内容以下提出本发明之简化概述以提供本发明的一些态样的基本了 解。此概述并非本发明的详尽综论。其无意用来识别本发明的关键或重要组件或用来描绘本发明的范围。其唯一目的为以简化形式提出一 些概念作为后续更详细说明的引言。大体而言，本发明是针对一种能于金属化层中形成金属区与金属线(于特定实施例中为铜基金属线)的技术，于一些实施例中，该金属化层可包含低介电常数(低K)介电材料，其中，介电材料中的金属线的局 限范围(confmement)是通过于该介电材料与该金属间的一些界面部分 设置导电封盖层而予以扩大，该导电封盖层例如为包含钴、钨与磷 (CoWP)之层，包含钴、钨与硼(CoWB)之层，包含镍、钼与硼(NiMoB) 之层，或包含镍、钼与磷(NiMoP)的层。下文中，导电封盖层可理解成 包括至少一种金属作为主成分的层。例如，以上所特定的材料可代表 用于形成导电封盖层的适当材料。此外，在用于形成高度先进半导休 装置中的金属化层的制造工艺期间，可形成任何与金属线或金属区的 接触件，使得该等接触件终止于导电封盖层内，藉以减少金属暴露的 风险，特别是铜暴露。所以，由于导电封盖层的极佳特性，可达到金 属化层屮有关应力弓I发材料输送现象的增进。依据本发明的一个例示实施例， 一种方法包括于金属区上方形 成的介电层堆栈中形成第一开口，该金属区包括含金属部分与导电封 盖层，其中，该导电封盖层覆盖该含铜部分以形成与该介电层堆栈的 至少一个界面。此外，该方法包括蚀刻贯穿该第一开口进入该导电封 盖层，而保持覆盖该含金属部分。最后，该方法包括至少用阻挡材料 与含铜金属填充该第一开口。依据本发明的另一例示实施例， 一种半导体装置包括形成于第 一介电层中的含金属区，以及形成于该第一介电层与该含金属区上方 的介电层堆栈。该半导体装置复包括形成于该含金属区上的导电封盖 层，以便形成与该介电层堆栈的界面。再者，该半导体装置包括形成 于该介电层堆栈中且用包含金属的导电材料填充的通孔，其中该通孔 终止于该导电封盖层中。


通过参考上述说明与所附图式可了解本发明，其中相似的组件符 号识别相似的组件，且其中-图la至li概要显示依据本发明之例示实施例，在用于形成具有增 进之电迁移效能之铜基金属区之不同制造阶段期间，半导体装置之截 面图；以及图2概要显示依据本发明之进一步例示实施例，于形成终止于导 电封盖层中之通孔期间，半导体装置之截面图。
具体实施方式
本发明容许各种修饰与不同型式，其特定实施例已以阳图举例之 方式显示，并于本文中做详细阐述。然而，应明了，本文中特定实施 例之阐述并无意用来限制本发明于所揭示之特定型式，反而是意图用 来涵盖所有落于如后附权利要求书所界定之本发明精神与范围内之修 饰、等效者与变化者。以下说明本发明之例示实施例。为清楚起见，并非所有实际施行 之特征皆描述于本说明书中。当然，应可理解，于任何此种实际施行 之开发中，必须做许多特定实作之决定以达成开发者之特定目的，例 如依从与系统有关及与商业有关之限制，该些目的从一个实作至另一 实作会有不同。此外，将可理解，此种开发努力可能复杂且耗时，但 仍为对单方面知悉本揭示内容之普通熟习此技艺者进行之例行性工 作。现将参照所附图式对本发明进行说明。图中各种结构、系统与装 置为概要性绘示，仅用于解释，以便不会因熟习此技艺者所熟知之细 节而模糊本发明。尽管如此，本说明书仍包含附图，以便用来说明与 解释本发明之例示实施例。本文所使用之字与词组应明了并解释成具 有符合该些字与词组为熟习相关技艺者所理解之意义。没有术语或词 组之特殊定义(亦即，异于熟习以技艺者所理解之通常与习惯意义之定 义)意欲隐含于本文术语或词组之一致用法中。在术语或片语意含特殊 意义(亦即，除了熟习本技艺者所理解者外之意义)的程度上，此特殊定 义将以直接且明确提供该术语或词组特殊定义之下定义方式于本说明 书中特意地进行说明。本发明系基于下述概念于金属线与金属区中，尤其是于铜基金 属线与金属区中，有关电迁移或其它应力弓I发金属迁移现象之增进效能可通过于金属材料与介电质间设置与习知由介电材料(例如氮化硅、碳化硅、富氮碳化硅(nitrogen enriched silicon carbide)等)所形成之界面 相较为"强化(reinforced)"之界面予以提高。例如，某些材料可对邻接 铜产生界面，此可显著地增加对电迁移效应之抗性，因而扩大装置之 操作范围(margin)及/或增进对应金属化层之可靠性。依据本发明，可提 供包含一种或多种之如上所特定之材料之导电封盖层，使得金属化层 中特别易失效位置，例如通孔与金属线间之过渡区域，可显著地强化， 其中，该通孔可不延伸贯穿该导电封盖层而是确实地终止于封盖层中， 因而确保与下方金属(于特定实施例中为铜或铜合金)有坚固界面，而于 整个通孔制造过程期间，甚至可不暴露该下方金属。为此目的，可使 用适当设计之蚀刻法，其允许在个别通孔开口形成期间有增进之蚀刻 控制，其中，在一些实施例中，设计用于对设置在容纳通孔开口之介 电层堆栈中之蚀刻停止层形成开口之蚀刻步骤，以便以高度控制之方 式移除该蚀刻停止层之主要部分。所以，于导电封盖层可设有适度低 之厚度，而仍确保有关电迁移之所希望之优异特性。参照图la至li 与图2，本发明之进一步例示实施例现将作更详细阐述。图la概要说明于中度进阶制造阶段期间半导体装置100之截面 图。半导体装置100包括衬底101，衬底101可代表任何适合于其上形 成电路组件之衬底。例如，衬底101可为主体半导体衬底、其上形成 有半导体层(例如结晶硅区、硅/锗区、或任何其它III至V族半导体化 合物、或II至VI族化合物等)之绝缘衬底。典型地，衬底101可代表 其上形成有许多如先进集成电路所需之电路组件(例如晶体管、电容器 等)之载件(carrier)。该些电路组件可依据特定电路设计而通过一个或多 个金属化层予以电性连接，其中，为方便起见，本文将说明包括单金 属线或金属区之单金属化层之形成。然而，应可容易明白，通过利用 包含一种或多种之如上所识别之材料的导电封盖层来增进电迁移或应 力弓I发材料迁移行为之概念，可应用至任何包括多个金属化层以及多 个互连线与通孔之复杂装置配置。于例示实施例中，金属区或线可为 铜基金属线或区，于特定实施例中，该些金属区或线可形成于低介电 常数介电材料中。再者，虽然本发明对极度尺寸縮放之半导体装置特 别冇利，但因为此处，如先前所讨论，通常会遭遇在装置操作期间之适度高的电流密度，所以本发明对适度尺寸縮放之装置，由于显著地 提高可靠性与寿命(可由进一步减少应力弓I发金属迁移现象，例如电迁 移，来获得)，亦可容易地加以应用且有助利。半导体装置100可包括介电层102，介电层102可代表金属化层之 介电材料、或其它任何层间介电材料等。于高度先进半导体装置中， 介电层102可包括低介电常数介电材料以便减少邻近金属线间之寄生 电容。关于此点，低介电常数介电材料系理解为具有相对电容率小于 约3.0之介电质，因此，例如比广为接受之"习知"介电质(例如二氧 化硅、氮化硅等)具有显著较小之电容率。沟槽103形成于介电层102 中，并可用包括阻挡层104与金属105之导电材料填充，于特定实施 例中，金属105可为含铜金属，其可过量提供以便确实地填充沟槽103。图la所示之用于形成半导体装置IOO之典型工艺流程可包括以下 工艺。在于衬底101中与上形成任何电路组件与微结构组件之任何广 为接受之工艺技术之后，可形成介电层102，视装置需求，介电层102 可包括二个或更多个次层。例如，当包括二氧化硅、氮化硅等时，介 电层102可基于广为接受之电浆辅助化学气相沉积(PECVD)技术而予 以形成。然而，亦可使用其它沉积技术，例如用于任何低介电常数聚 合物材料之旋涂(spin-on)技术等。之后，可进行适当设计之光刻 (photolithography)工艺以提供适当光刻胶掩模(resistmask，未图标)，基 于广为接受之各向异性蚀刻技术，该光刻胶掩模可用于图案化沟槽 103。接着，可通过任何适当之沉积技术，例如溅镀沉积、化学气相沉 积、原子层沉积等，形成阻挡层104。例如，阻挡层104可包含导电材 料，例如钽、氮化钽、钛、氮化钛、钨、氮化钨、或任何其它适当材 料，其中，于一些实施例中，如为达成所希望之黏着性与扩散阻挡特 性所需者，可设置二种或更多种不同材料组成物及层。于一个例示实 施例中，若阻挡层104设置成层堆栈型式，则至少作为最上层者之阻 挡层104包含CoWP、 CoWB、 NiMoB与NiMoP中之一者或多者。例 如，阻挡层104可基于电化学沉积工艺而予以沉积，以便形成导电封 盖层，其中，于阻挡层104实际形成之前，可沉积适当催化剂材料。 例如，钯可作为催化剂材料以用于起始无电镀覆工艺中导电封盖层之沉积，其中，于例如CoWP之材料开始沉积之后，后续沉积工艺系由 先前沉积之材料所自动催化。于其它实施例中，例如，可通过溅镀沉 积等沉积第一阻挡层，该第一阻挡层可包括适当催化剂材料(例如钯)， 且接着可进行导电封盖层之电化学沉积。在阻挡层104沉积之后，于一些实施例中，若铜基材料将基于广 为接受之电镀技术予以填充，则可通过任何适当之沉积技术，例如溅 镀沉积、无电沉积等，来沉积铜晶种层。于其它实施例中，可不需设 置晶种层。用于形成晶种层之对应配方(recipe)于此技艺中系广为接受 的。之后，金属材料105，例如为含铜金属之型式，可基于广为接受之 技术，诸如电镀、无电镀覆等，予以沉积，其中，典型地提供某一量 之过量材料以确保沟槽103之可靠填充。图lb概要显示于进一步进阶制造阶段中之半导体装置100。于所 示之实施例中，移除金属层105与阻挡层104之过量材料以提供实质 上平坦化之表面型态(topology)(标示为105A)。层105与阻挡层104之 过量材料之移除可基于广为接受之方法通过化学机械研磨(CMP)及/或 电化学研磨予以达成。例如，如图la所示之层105可经CMP处理， 以便提供实质上平坦化之表面型态105A，以及接着可进行电化学蚀刻 工艺以移除残留之过量材料且于沟槽103中形成凹处。于其它实施例 中，可继续进行产生平坦化表面型态105A之化学机械研磨工艺，并可 以特定过度研磨(over-polish)时间来进行该化学机械研磨工艺，以便于 沟槽103中形成所希望之凹处。为此目的，可选择工艺参数与CMP工 具配置，因而达成对应之"碟形化(dishing)"效应。例如，可适当地选 择向下力量、及/或研磨垫(polishingpad)与衬底间之相对速度、及/或研 磨浆(slurry)与研磨垫之配置，以产生沟槽103之实质上均匀凹陷。图lc概要显示在上述工艺序列完成后之半导体装置100。所以， 装置100包括填充有金属部分(现标示为105B)之沟槽103，以及亦包括 凹处105R。此外，依据工艺策略，阻挡层104仍可在其位且其水平部 分之厚度多少有减少，视先前用于形成凹处105R之工艺而定。于其它 实施例中，在先前移除工艺中，阻挡层104可通过CMP或任何其它移 除技术(例如选择性蚀刻等)自水平部分予以移除。于一个例示实施例 (未图标)中，可实质上保持着阻挡层104，阻挡层104并可包括催化剂材料(例如钯)以使能进行后续导电材料(例如CoWP、 CoWB、 NiMoP、 NiMoP)之电化学沉积。于其它实施例中，如先前所述，至少部分之阻 挡层104可包括CoWP、 CoWB、 NiMoP、 NiMoP中之一者或多者，因 此可获得该材料之自动催化沉积。于此情况中，该些材料之层亦可生 长于凹处105R内，因为材料之侧生长(lateralgrowth)亦可发生。于又 其它实施例中，于后续导电封盖材料之电化学沉积之前，可沉积对应 之催化剂材料，其中，于一些实施例中，催化剂材料可用高度选择性 方式来提供，例如，通过于无电镀覆工艺中选择性沉积催化剂材料于 金属基材料105上。于此情况中，导电封盖材料可实质上只沉积于凹 处105R内。于又其它实施例中，在金属基材料沉积期间，至少于某一 沉积相(phase)可已包含适当催化剂材料，使得金属基部分105B之至少 表面部分可包括该催化剂材料。因此，亦于此情况中，导电封盖层材 料之高度选择性沉积亦可于后续电化学沉积工艺中达成。例如，于一 个例示实施例中，在最终相，可已于电化学沉积工艺中永久或暂时地 沉积铜基金属为金属105，于该电化学沉积工艺中可添加适当催化剂材 料至镀覆溶液中，使得铜基部分105B之至少中心部分可包含该催化剂 材料，然后该中心部分亦可作为进一步封盖层材料沉积之"生长中心"。图ld概要显示于一个例示实施例中，用于选择性形成包含CoWP、 CoWB、 NiMoP、 NiMoB 106中之一者或多者之导电封盖材料因而填充 凹处105R之电化学沉积工艺完成后之半导体装置100。所以，含金属 部分105B形成与导电封盖层106之界面105C，藉以显著地增进界面 105C之有关其电迁移行为之特性。之后，层106之过量材料(若有提供) 可予以移除，而且若有必要，装置100之表面型态可基于广为接受之 技术，例如化学机械研磨、电化学蚀刻等，予以平坦化。图le概要显示在上述工艺序列完成后且具有蚀刻停止层107形成 于介电层102与层106上之半导体装置100。蚀刻停止层107(可代表仍 然将形成之介电层堆栈之第一部分)可包括任何适当材料，诸如氮化硅、 碳化硅、富氮碳化硅等。层107可基于广为接受之工艺技术，诸如 PECVD等，予以形成。之后，依据装置需求，可于蚀刻停止层107上 沉积进一步介电材料。于例示实施例中，例如，在高度先进之半导体 装置屮，低介电常数介电材料，例如SiCOH或聚合物材料等，可以任何适当之配置形成于蚀刻停止层107上方。例如，可使用二种或更多 种不同介电材料，其部分为低介电常数材料形式且部分为"习知"介 电质形式，例如氟掺杂之二氧化硅等。应明了，将形成于蚀刻停止层 107上之介电层及其配置亦可取决于所使用之制造策略。例如，于所谓 双金属镶嵌技术中，将形成于蚀刻停止层107上之介电层可设计成得 以容置金属线与通孔，其中对应之通孔开口与沟槽开口可以特定序列 方式予以形成，其中，可先形成通孔，接着可形成沟槽，而于其它策 略中，可先形成沟槽，接着可制作通孔。于又其它策略(所谓单金属镶 嵌技术)中，将形成于蚀刻停止层107上之介电层可设计成容纳对应之 通孔，且接着可形成进一步介电层，其中将图案化对应之沟槽。除非 于所附权利要求书提出外，无意局限本发明于任何特定之制造策略， 下文中所涉及者系称为所谓先通孔后沟槽(so-calledvia-first-trench-last) 方法，其中应明了亦可使用任何其它序列。图lf概要显示于进一歩进阶制造阶段中之装置100，其中，装置 100包括包含蚀刻停止层107与进一步介电层108之介电层堆栈109， 而如先前之说明，介电层108可包含二个或更多个个别介电层。此外， 光刻胶掩模111系形成于介电层堆栈109上方，而通孔开口 110系形 成于介电层108中并延伸进入蚀刻停止层107。介电层108可已依据以上所述工艺技术予以形成，光刻胶掩模111 可基于广为接受之光刻技术予以形成。之后，基于众所周知的蚀刻方 法可进行各向异性蚀刻工艺112，以蚀刻贯穿介电层108，其中，蚀刻 工艺可停止于蚀刻停止层107上及中。例如，可使用包含氟与碳、或 氟、碳与氢化合物之众所周知配方，其中，于一些实施例中， 一旦到 达蚀刻停止层107、或只移除小部分之蚀刻停止层107后(标为蚀刻停 止层107之残存厚度107R)，则可停止蚀刻工艺112。所以，于一些实 施例中，可进行蚀刻工艺112，使得只有少量之约0至30%之蚀刻停止 层初始厚度被移除。当蚀刻停止层107之材料逐渐被移除时，基于在 蚀刻环境中光学检测特定挥发性成分之端点(endpoint)检测，可完成蚀 刻工艺112之对应控制端。应明了，于该些实施例中，可避免于其它 例示实施例中亦可使用之可基于习知蚀刻配方而进行之蚀刻停止层 107之显著蚀刻，以降低蚀刻不均匀性，因为设计成以高度控制方式移除光刻胶掩模111与调整蚀刻停止层107之残余材料之厚度之进一步 高度可控制蚀刻步骤，可于之后进行，如将参照图lg说明者。因此， 于该些实施例中，基于有关工艺112之工艺需求，可终止蚀刻工艺112 而无须任何于其它技术中所设之作为层108之可靠材料移除、蚀刻停 止层减少及避免对下方材料之损害间之折衷之延长过度蚀刻时间，此 为于习知用于形成无封盖层106之铜基金属化层之策略之典型状况。 于其它实施例中，在形成通孔开口 110及后续减少厚度107R期间之增 进的工艺控制可不视为必要，因此可使用习知工艺策略。于蚀刻工艺112期间，任何挥发性副产物可能形成含氟聚合物， 其可能沉积于各个蚀刻工具之工艺室表面上、衬底101之背侧，而此 聚合物材料由于基于电浆之蚀刻工艺112所造成之持续粒子撞击，可 不实质上沉积于光刻胶掩模lll上。所以，于一个例示实施例中，氟 源可用于后续高度控制之蚀刻工艺，以降低蚀刻停止层107之厚度 107R并亦移除光刻胶掩模111。图lg概要显示于设计成以高度可控制方式来降低蚀刻停止层107 之厚度至特定目标值之后续蚀刻工艺113期间之半导体装置100。于--个特定实施例中，蚀刻工艺113系经设计成移除光刻胶掩模111，其中， 显示出中间阶段，于此中间阶段中实质部分之光刻胶掩模已被移除， 但仍存有残留部分111A。因此，于一个特定实施例中，衬底101可保 持于相同工艺室中(如蚀刻工艺112先前使用者)，使得暴露之室表面可 已形成于先前沉积之含氟聚合物材料上。此外，蚀刻工艺113可包括 典型上用于光刻胶灰化(ashing)之基于氧之电浆环境。在蚀刻工艺113 期间，所沉积之聚合物材料亦被攻击且溶解，因而释放出氟，氟然后 进入工艺113之电浆环境中且此时可用于蚀刻停止层107之材料之移 除。于其它例示实施例中，可由外部来源供应氟，以便建立所希望之 用于移除该光刻胶掩模111与蚀刻该蚀刻停止层107之蚀刻环境。所 以，在光刻胶掩模111之移除期间，残余厚度107R(图lf)亦可以高度 可控制方式来降低，使得蚀刻工艺113之高的遍及衬底(across-substrate) 均匀性以及因而目标厚度107T之该高的遍及衬底均匀性可达成，藉以 提供厚度降低之导电封盖层106，因为高度均匀地蚀刻该蚀刻停止层 107，因而降低于通过移除目标厚度107T以及蚀刻进入封盖层106来对蚀刻停止层形成开口之最后蚀刻工艺中，蚀刻贯穿导电封盖层106 之风险。应明了，于其它例示实施例中，用于移除光刻胶掩模lll及 蚀刻进入蚀刻停止层107与进入封盖层106之蚀刻工艺113可包括不 同的步骤。接着，依据先通孔后沟槽方法，可基于广为接受之配方进行进一 步之微影与蚀刻序列，以于介电层堆栈109之上部分中形成沟槽。最 后，可对蚀刻停止层107形成开口，其中，如以上所述，于一些实施 例中，高度地均匀与降低之目标厚度107T可提供增进之蚀刻控制，使 得蚀刻停止层材料可被确实地移除以及可蚀刻进入封盖层106而不暴 露下方金属部分105B。图lh概耍地显示在蚀刻工艺113以及上述用于在通孔开口 110上 方形成沟槽与对蚀刻停止层107形成开口之序列完成后之半导体装置 100。装置IOO此时包括延伸进入封盖层106之通孔开口 110，然而， 其中提供残余厚度106B以避免暴露下方含金属部分105B。例如，厚 度106B范围可从约5至30奈米(nm)，藉以保持所产生之通孔电阻率 于适度低之程度。此外，形成沟槽116以连接至通孔开口 110。再者， 于沟槽116与通孔开口 110之暴露表面上形成阻挡层114，其中阻挡层 114可包含任何如参照阻挡层104所说明之适当材料。阻挡层114可通过任何适当沉积技术，例如CVD、 PVD、电化学 沉积、原子层沉积等，予以形成。于一个例示实施例中，阻挡层114 可通过溅镀沉积工艺115予以形成，其中，可不需要进行前导(preceding) 溅镀清洁工艺，该清洁工艺系由于铜形成氧化部分之可能性增加，而 通常在将阻挡材料沉积于铜基金属区上之前进行；或可用经降低之强 度进行该前导溅镀清洁工艺，此系由于设有封盖层106，因而减少暴露 之封盖层106之过度材料腐蚀之风险之故。再者，于一些例示实施例 中，在阻挡层114沉积后，可进行经适当设计之再溅镀工艺，以便自 通孔开口 110之底部IIOB将阻挡层114之材料实质上完全移除。所以， 厚度106B然后可实质上决定所产生之自通孔110至含金属部分105B 之接触电阻，此系因为可显著降低阻挡层114之任何贡献之故。于其 它实施例中，阻挡层114亦可依据已建立之通孔形成技术而设于底部 IIOB上。之后，于实施例巾可形成适当铜晶种层，其中，铜基材料将形成于通孔内。接着，沟槽116与通孔开口 110可用金属(例如铜基金 属)基于广为接受之沉积配方(例如电化学沉积技术)予以填充。在金属 材料沉积后，可进行如先前参照图la至le所述之类似工艺序列，该 工艺序列系说明包含封盖层106之金属基部分105B之形成。图li概要地显示在上述特定工艺序列完成后之半导体装置100。 所以，半导体装置100包括形成于介电层108之上部分118U中之通孔 117与金属线118。再者，于一个实施例中，可于金属线118上形成包 含一种或多种如上述特定用于层106之材料之封盖层119，藉以形成具 有对电迁移之增进的阻性之界面118C。结果，半导体装置100包含增进之互连结构，该结构可包含于进 阶应用时形成于低介电常数介电材料内之铜基金属，其中，由于有一 个或多个封盖层119与106存在(其中任何通孔系终止于层106内而不 暴露出下方金属)，所以可达成有关电迁移或其它应力所引发材料迁移 效应之显著增进的效能提高。于参照图la至li所述之实施例中，封盖层119与106系形成于下 方金属部分中之凹处内。然而，可使用如将参照图2所述之其它技术， 以用于木发明之例示实施例。图2概要地显示包括衬底201以及形成于该衬底上方之介电层202 之半导体装置200，该装置可包含金属区205B(例如铜基区)，其通过适 当阻挡层204而与介电层材料202分隔。关于各种组件201、 202、 205B 与204之特性，参照如先前图la至ld中对应组件之叙述。再者，半 导体装置200包括包含一种或多种如上述特定用于层106与119之材 料之导电封盖层206，该导电封盖层系形成于金属区205B与介电层202 上方。再者，于一些例示实施例中，可设置蚀刻停止层207，接着设置 介电层208，且可于该介电层中形成通孔开口210。于一个例示实施例中，可通过至少于金属区205B之顶部上或其部 份(标示成205C)上(视工艺策略而定)设置催化剂材料，以实质上自行对 准(sdf-aligned)之方式来形成封盖层106，其中，如先前所说明，催化 剂材料205C可在用于形成金属区205B之铜基材料沉积期间设置，或 者其中，于如先前参照图la至ld所说明之工艺序列后，催化剂材料 205C可用选择性方式予以沉积，例如通过无电选择性沉积。如此一来，可省略任何用于凹陷铜区205B之工艺，而且封盖层206可以自行对准 方式"生长"，因而显著地降低工艺复杂性。接着，可依照广为接受之 工艺配方形成蚀刻停止层207，而后续用于形成介电层208以及蚀刻通 孔开口 210之工艺可以如先前参照组件108与110所述之类似方式进 行。之后，可进行如先前所述之进一步工艺。因此，本发明提供用于金属化层(于特定实施例中为铜基金属化层) 形成之增进技术，该技术可达成增进之电迁移效能，其屮，尤其是易 失效(failure-prone)部分，例如通孔与铜基金属线间之过渡区，可容纳 高度有效率之包含例如CoWP、 CoWB、 NiMoP与NiMoB之材料之导 电封盖层，该导电封盖层于整个制造工艺中可确实地维持着。封盖层 之厚度可依据装置需求予以选择，其中，于一些特定实施例中，可使 用高度有效率之蚀刻策略，该策略可提供精确之蚀刻停止层开口且蚀 刻进入封盖层而不暴露出下方铜基金属。所以，与工艺范围有关之所 需封盖层厚度，可选择适度地薄以便不过度地影响对应通孔之电阻。以上所揭示之特定实施例只用于例示，因为对单方面知悉于此教 示内容之熟习此技艺者而言，显然地可以不同但均等之方式对本发明 进行修饰与实施。例如，以上所提出之工艺步骤可以不同之次序予以 进行。此外，除如下文权利要求书中所述者外，并无意去限制本文所 示之构造或设计细节。所以显然地，以上所揭示之特定实施例可加以 变化或修饰，且所有该些变化系落于本发明之范围与精神内。因此， 于此所寻求之保护系如以下权利要求书中所提出者。
权利要求
1、一种方法，包括在金属区上方形成的介电层(108)中形成第一开口(110)，该金属区包括含金属部分(105b)与导电封盖层(106)，该封盖层(106)覆盖该含金属部分(105b)以便形成与该介电层(108)的至少一个界面；蚀刻贯穿该第一开口(110)进入该封盖层(016)，而保持该含金属部分(105b)为该导电封盖层(106)所覆盖；以及至少用阻挡材料(114)与含金属材料填充该第一开口(110)。
2、 如权利要求l所述的方法，其中，该金属包括铜。
3、 如权利要求l所述的方法，还包括通过下列步骤形成该金属区 在介电层(102)中形成第二开口； 在该第二开口的底部与侧壁形成导电阻挡层(104); 用金属填充该第二开口以形成该含金属部分(105b);以及 在该含金属部分(105b)上形成该封盖层(106)。
4、 如权利要求3所述的方法，其中，填充该第二开口包括使该金属 凹陷以形成该含金属部分(105b)。
5、 如权利要求4所述的方法，其中，使该金属凹陷包括过量地沉积 该金属以溢出该第二开口以及通过化学机械研磨与电化学移除工艺中 的至少一种移除过量材料。
6、 如权利要求l所述的方法，其中，形成该封盖层(106)包括通过 电化学沉积工艺沉积该封盖层。
7、 如权利要求6所述的方法，其中，形成该封盖层包括至少在该含 金属部分(105b)上形成催化剂材料以用于起始该电化学沉积工艺。
8、 如权利要求7所述的方法，还包括通过化学机械研磨与电化学移 除工艺中的至少一种移除该封盖层(106)的过量材料。
9、 一种半导体器件，包括形成于第一介电层(102)中的金属区；形成于该第一介电层(102)与该金属区上方的介电层(108);形成于该金属区(105b)上的导电封盖层(106)，以及该导电封 盖层(106)形成与该介电层(108)的界面；以及形成于该介电层(108)中且用导电材料填充的通孔(110)，该通 孔终止于该导电封盖层中。
10、 如权利要求9所述的半导体器件，其中，该导电封盖层(106) 包括下列化合物中的至少一种化合物钴、钨与磷，CoWP;钴、钩与硼，CoWB;镍、钼与硼，NiMoB;以及镍、钼与磷，NiMoP。
全文摘要
通过提供用于金属基互连线(metal-based interconnect line)的导电封盖层(106)，可达到有关电迁移的增进效能。此外，提供对应的制造技术，其中可确实地蚀刻通孔开口(via opening)(110)进入封盖层(106)而不暴露下方金属(105b)，例如铜基(copper-based)材料，因而提供增进的电迁移(electromigration)效能，特别适于铜线与通孔间的过渡区。
文档编号H01L21/288GK101278386SQ200680036033
公开日2008年10月1日 申请日期2006年8月23日 优先权日2005年9月30日
发明者F·科申斯基, M·莱尔, M·诺普尔 申请人:先进微装置公司