场效应晶体管和用于制备场效应晶体管的多层外延膜的制作方法

专利名称：场效应晶体管和用于制备场效应晶体管的多层外延膜的制作方法
技术领域：
本发明涉及GaN型场效应晶体管(FET)，并且特别是涉及高频GaN型FET，并且尤其是涉及适于毫米波段或亚毫米波段的GaN型FET。具体而言，本发明涉及使用在所谓的HEMT结构中形成的二维电子气的异质结FET(HJFET)。此外，本发明涉及用于制备GaN型场效应晶体管(FET)的多层外延膜的构造。

背景技术：

在GaN型FET中，并且特别是在高频GaN型FET，并且尤其是在适于毫米波段或亚毫米波段的GaN型FET中，为了实现高频性能，广泛地采用使用二维电子气的HJFET结构。特别是，通常采用在栅极电极下安置AlGaN/GaN异质结并且在此异质结界面贮存由起电子供应层作用的AlGaN供给的电子以形成二维电子气的构造。在这样的情况下，作为衬底1，使用蓝宝石衬底，SiC衬底，Si衬底等，在其表面上形成起外延生长生长核作用的非常薄的成核层，并且在此成核层上生长GaN型外延层。常规上，将AlN成核层选作成核层，随后形成GaN层作为缓冲层，并且还使GaN层连续地长大作为沟道层。通过在作为所述缓冲层和沟道层而连续形成的GaN层4的表面上使AlGaN电子供应层5长大，在它们之间的导带中的带隙差ΔEc被用来实现在所述沟道层的所述GaN层和AlGaN电子供应层5之间的异质结界面处的二维电子气的限制。图4图示了用于制备AlGaN/GaN HJFET的多层外延膜的构造，其中采用GaN层作为此缓冲层，并且由外延生长连续地形成所述沟道层的GaN层，并且图5图示了使用具有所述构造的多层外延膜制备的AlGaN/GaN HJFET的器件结构的一个实例。


发明内容
本发明将要解决的问题
但是，在图5中图示的HJFET结构中，所述HJFET结构是使用具有如图4中所示的采用GaN层作为缓冲层这样的构造的所述多层外延膜制备的，由于用于缓冲层的GaN层本身最初是n--GaN层，所述n--GaN层的残余载流子浓度为n＝1015至1016cm-3这样的水平，并且其膜厚度被设置为约1000nm，因此它具有下列问题。

特别是为了将具有图5中图示的结构的GaN型HJFET用于亚毫米波段或毫米波段用的FET，必须进行栅极的微型化，即进一步缩短栅极长度Lg。在过去，尽管出现与此栅极长度Lg缩短相关的短沟道效应，在AlGaAs/GaAs类HJFET中，通过采用将栅极长度Lg与有源层厚度(栅极到沟道的距离本文中，从栅极电极到沟道层底面的距离)a的纵横比Lg/a设置在10以上的措施，有效抑制了短沟道效应。至于具有如图5中图示的构造的GaN型HJFET，在将栅极长度Lg设置在适于在毫米波段或亚毫米波段中使用的FET这样的尺寸的情况下，通过将栅极长度Lg与有源层厚度(栅极到沟道的距离)a的纵横比Lg/a设置在10以上的方法实现的降低短沟道效应的作用的程度非常小。

对于具有图5中所示构造的GaN型HJFET而示意性地图示在栅极电极下面的能带图时，它显示出图6中所图示的这样形状。注意力集中到用作其缓冲层/沟道层的GaN层4上，所述的GaN层4是在衬底1上形成的AlN成核层2上形成的。由于AlN成核层2是绝缘层，费米能级Ef位于在AlN成核层2和用于所述缓冲层的GaN之间的界面处的其带隙的中心。用于所述缓冲层的GaN的导带边缘相对于费米能级Ef的位置由在此界面处的AlN和GaN的导带能Ec之间的差值ΔEc(AlN/GaN)确定。另一方面，在AlGaN电子供应层5和栅极电极8之间的界面处形成肖特基结，并且以肖特基结的高度确定AlGaN电子供应层5的导带边缘相对于费米能级Ef的水平。AlGaN电子供应层5供给电子并且被耗尽，因此，在AlGaN电子供应层5和所述沟道层的GaN之间的界面处，AlGaN电子供应层5的所述导带边缘相对于费米能级Ef的位置由此AlGaN电子供应层5的厚度和由耗尽所产生的固定电荷的量确定。

在AlGaN电子供应层5和所述沟道层的GaN之间的界面处，如图6中所示，整个AlGaN电子供应层5被耗尽这样的情况下，AlGaN电子供应层5的导带边缘相对于费米能级Ef的位置变得稍高于费米能级Ef。在考虑到AlGaN电子供应层5中的导带的态密度NC、产生残余载流子的残余施主密度ND等时，在AlGaN电子供应层5和所述沟道层的GaN之间的界面处，AlGaN电子供应层5的所述导带边缘的位置位于比费米能级Ef高例如，约3kT(k表示玻耳兹曼常数，并且T表示约300K的温度)的水平。另一方面，在该界面处，由与AlGaN和GaN的导带能Ec之间的差值ΔEc(AlGaN/GaN)对应的能量，沟道层GaN的导带边缘的位置钉在比AlGaN电子供应层5的所述导带边缘的所述位置低的水平。由于将所述沟道层GaN的所述导带边缘的位置设置成大大低于在此界面处的费米能级Ef，因此将电子以高浓度局部地积累，以组分其二维电子气。此外，在此界面处积累的二维电子气的电子由AlGaN电子供应层5供给，包括从在AlGaN电子供应层5存在的浅施主能级供给的电子的贡献，和由AlGaN本身的极化电荷的贡献。

即，在AlN成核层2和用于缓冲层的GaN之间的界面处，将用于所述缓冲层的GaN的所述导带边缘的位置设置得比费米能级Ef高{1/2×Eg(AlN)-ΔEc(AlN/GaN)}。另一方面，在AlGaN电子供应层5和用于所述沟道层的GaN之间的界面处，将用于所述沟道层的GaN的所述导带边缘的位置设置在相对于费米能级Ef低约{ΔEc(AlGaN/GaN)-3kT}(k表示玻耳兹曼常数，并且T表示约300K的温度)的位置。另一方面，在所述GaN层是其残余载流子浓度在n＝1015至1016cm-3左右这样水平的n--GaN层时，所述GaN层的所述导带边缘的位置在比费米能级Ef高约3kT(k表示玻耳兹曼常数，并且T表示约300K的温度)的位置。即，在用于所述缓冲层的GaN层本身最初是其残余载流子浓度低到n＝1015至1016cm-3左右并且其膜厚度也薄到约1000nm的n--GaN层时，在AlN成核层2和用于所述缓冲层的GaN之间的界面附近，用于所述缓冲层的GaN的所述导带边缘的位置构成这样的带结构，其中它的位置相对于费米能级Ef以凹形形式降低。相反，在AlGaN电子供应层5和用于所述沟道层的GaN之间的界面附近，用于所述沟道层的GaN的所述导带边缘的位置以凸形形式迅速上升，并且与费米能级Ef相交。在AlGaN电子供应层5和用于所述沟道层的GaN之间的界面处形成的二维电子气被以限定在狭窄区域中的状态保持，直到用于所述沟道层的GaN的所述导带边缘的位置与费米能级Ef相交。但是，由于用于所述缓冲层的所述GaN层本身最初是其残余载流子浓度低到n＝1015至1016cm-3左右并且其膜厚度也薄到约1000nm的n--GaN层，所以在接近于用于所述沟道层的GaN的区域中，用于所述缓冲层的GaN的所述导带边缘的位置被保持在仅比费米能级Ef高约3kT(k表示玻耳兹曼常数，并且T表示约300K的温度)的状态。即，在接近于用于所述沟道层的GaN的所述区域中，由于用于所述缓冲层的GaN的所述导带边缘的位置接近于费米能级Ef，所以可以容易地将电子注入到用于所述缓冲层的GaN中。注入到该用于所述缓冲层的GaN中的电子将是导致击穿电压降低和夹断故障的因素。具体而言，在具有图5中所图示的构造的GaN型HJFET中，在缩短栅极长度Lg以适于在毫米波段或亚毫米波段中使用的FET时，它被认为成为引起图7中所示例的这样的器件性能降低的因素，这是由短沟道效应导致的。

作为所述缓冲层，在采用铝含量比率低的AlGaN代替GaN时，通常，此铝含量比率低的AlGaN本身是n-层，其中残余载流子浓度低到n＝1014至1015cm-3左右。此外，在整个缓冲层由这样的铝含量比率低的n-类AlGaN形成时，其带结构变成通过将在如图4中示例的采用GaN缓冲层的情况下的带结构位移与AlGaN和GaN的导带能Ec之间的差值ΔEc(AlGaN/GaN)对应的能量而得到的带结构。因此，在AlGaN和GaN的导带能Ec之间的差值ΔEc(AlGaN/GaN)不超过2kT(k表示玻耳兹曼常数，并且T表示约300K的温度)的情况下，不能完全地排除在超过此微小阶梯的情况下将电子从所述沟道层的GaN注入到所述缓冲层的AlGaN中的影响。

本发明将解决上述问题，并且本发明的目的在于提供一种HJFET结构，其在将适于毫米波段或亚毫米波段的FET的栅极长度Lg缩短的情况下可以避免由短沟道效应引起的器件性能降低，从而有效地抑制从所述沟道层至所述缓冲层的电子注入的影响，并且提供用于制备HJFET的多层外延膜。具体而言，在AlGaN/GaN/类HJFET或AlGaInN/GaInN类HJFET中，目的在于提供HJFET结构，其在将适于毫米波段或亚毫米波段的FET的栅极长度Lg缩短的情况下可以避免由短沟道效应引起的器件性能降低，从而有效地抑制从所述沟道层至所述缓冲层的电子注入的影响，并且提供用于制备HJFET的多层外延膜。
解决问题的手段
首先，本发明的发明人研究了常规方法中可以抑制从所述沟道层的GaN到所述缓冲层的AlGaN的电子注入，并且在如上所述将AlGaN用作所述缓冲层的情况下能够实现限制到GaN沟道层中的载流子(电子)限制效应的技术特征。

在衬底上安置含有Al的第III族氮化物半导体作为所述沟道层(电子移动层)的下层并且在其顶面上形成所述GaN沟道层和AlGaN电子供应层的情况下，提出所述下层的组分从衬底侧到所述GaN沟道层连续地或阶梯式变化这样的结构，作为抑制在上述衬底上形成的所述下层中积累形变应力并且由此产生裂纹的现象的手段(参见JP 2004-289005 A，JP2002-359255 A，JP 2003-45899 A，JP 2004-327882 A，JP 2005-167275 A等)。例如，提出了可以通过使用在蓝宝石衬底的表面上进行氮化处理以在其上形成表面氮化层，然后将所述下层的组分在衬底侧设置为AlN并且在GaN沟道层侧设置为Al0.5Ga0.5N这样的结构，来实现在所述下层抑制裂纹产生的效果。具体地，由于蓝宝石衬底的晶格常数和AlN的晶格常数之间存在差别，由于此晶格失配导致的拉伸应力被施加到晶格常数短的AlN层，因此，在AlN层的膜厚度增加时，导致裂纹产生。在增加膜厚度的同时改变其组分，以增大晶格常数时，作为整个下层抑制了拉伸应力的增加；由此，获得了避免应力达到引起裂纹产生的阈值的效果。在用AlN形成整个下层时，在GaN沟道层和AlN下层之间的界面处产生与其两个导带边缘能量之间的差值ΔEc(AlN/GaN)对应的势垒；但是，另一方面，在改变所述下层的组分使得在所述GaN沟道层侧为Al0.5Ga0.5N时，在GaN沟道层和下层之间的界面处产生与其两个导带边缘能量之间的差值ΔEc(Al0.5Ga0.5N/GaN)对应的势垒。还提出了，在ΔEc(AlN/GaN)>ΔEc(Al0.5Ga0.5N/GaN)时，降低了在所述界面处的势垒高度，但是在ΔEc(Al0.5Ga0.5N/GaN)的势垒高度的情况下还可以获得足够的限制到GaN沟道层中的载流子(电子)限制效应。提出，同样在将所述下层的组分设置成在衬底侧为AlN而在GaN沟道层侧为Al0.5Ga0.5N以代替AlN下层时，在所述GaN沟道层中的薄膜载流子密度增大的效果将变差。

在上述方法中，在蓝宝石衬底上形成AlN下层的步骤中，在蓝宝石衬底表面上安置非常薄的膜厚度的表面氮化层或低温生长AlN层，因此，由晶格失配导致的形变应力集中在所述界面处安置的非常薄的膜厚度的层中，从而在其中产生高密度的失配位错，这使相当大部分的施加到AlN下层的拉伸应力得到缓解。但是，与此界面接触的AlN外延膜仍然以在面内方向上的晶格常数被残余拉伸应力加宽这样的状态留下。此外，在其上继续生长AlN外延膜时，在面内方向上的晶格常数加宽这样的状态也得以保持，并且作为整体，拉伸应力随着膜厚度增加而进一步积累。另一方面，在随后生长的外延膜中，将组分逐渐从AlN变化为Al0.5Ga0.5N时，由于AlGaN本身在面内方向上的晶格常数大于AlN在面内方向上的晶格常数，结果，随着膜厚度增加积累在其中的拉伸应力的增加被降低。还提出，在以比较高的速率使组分从AlN变化到Al0.5Ga0.5N时，此效应变得更加显著，并且优选选择，例如，相对于膜厚度t每增加0.05μm(Δt)，Al组分的变化ΔAl(降低百分比)为-0.05，即如ΔAl/Δt＝-1(μm-1)的大的组分变化率。

即，上述方法对于抑制裂纹产生是有效的，所述的裂纹是在将可以最初绝缘的AlN用作所述缓冲层的情况下，在选择晶格常数显著大于AlN的晶格常数的蓝宝石衬底作为衬底时产生的；但是，例如在使用晶格常数小于AlN的晶格常数的衬底或具有几乎相等的晶格常数的衬底(例如，SiC衬底等)的情况下，该方法决不具有改善基本上由晶格失配引起的结晶性能降低的功能。

另一方面，本发明人发现在使用晶格常数小于或几乎等于AlN的晶格常数的衬底的情况下，在从衬底侧到GaN沟道层将构成AlGaN缓冲层的AlGaN的Al组分逐渐降低时出现下列技术特征 -抑制电子从用作所述沟道层的GaN注入到用作所述缓冲层的AlGaN的影响的有效性 -此抑制作用在使AlGaN缓冲层的膜厚度相对增厚时是显著的，并且具体而言，即使它是将在所述GaN沟道层和所述AlGaN缓冲层之间的界面处的AlGaN的Al组分设置成低到0.05的情况，也足够获得限制到GaN沟道层中的载流子(电子)限制效应，并且本发明人揭示了其操作的特有原理。本发明人在上述发现的基础上得以完成本发明。

即，作为解决上述问题的手段，如下面解释的，本发明采用由进行“组分调制”的半导体合金材料构成的缓冲层，在所述缓冲层上形成包含电子供应层/沟道层的异质结，并且使用二维电子气构成异质结FET。具体而言，根据本发明，作为用于制备使用二维电子气的异质结FET的多层外延膜的构造，例如，同样在使用晶格常数小于AlN的晶格常数的衬底时，通过选择采用由进行“组分调制”的半导体合金材料构成的所述缓冲层并且在所述缓冲层上形成包含所述电子供应层/沟道层的异质结这样的构造，由与上述常规方法完全不同的操作原理，改善了限制到所述沟道层中的载流子(电子)限制效应。

即，根据本发明的多层外延膜是 外延生长在衬底上的多层外延膜，其可以用于制造场效应晶体管，其特征在于， 所述多层外延膜由显示自发极化和压电极化效应的化合物半导体或其半导体合金形成，并且包含层状结构，其中在缓冲层上形成由电子供应层/沟道层构成的异质结； 所述缓冲层包含由半导体材料构成的区域，所述半导体材料的组分沿从衬底表面到所述沟道层的方向单调变化，其中选择所述半导体材料的组分，使得在所述区域中的半导体材料的导带边缘的能量单调降低； 选择在所述区域中的半导体材料的组分，使得在所述区域和所述沟道层之间的界面处，与构成所述沟道层的半导体材料的导带边缘的能量相比，在所述区域中的半导体材料的导带边缘的能量更高；并且 在所述区域中的导带边缘的能量显示沿从所述衬底表面到所述沟道层的方向，向电子能量更高的一侧凸起的形状。

在这样的情况下，优选采用这样的结构所述多层外延膜由第III族氮化物型化合物半导体或其半导体合金形成， 所述沟道层由GaN，InGaN，或(InvAl1-v)wGa1-wN(其中，1≥v≥0，并且1≥w≥0)形成， 所述电子供应层由AlGaN，InAlN，或InyAlxGa1-x-yN(其中，x和y为0或正值，并且1≥x+y≥0)形成， 所述缓冲层由AlGaN，InAlN，或InyAlxGa1-x-yN(其中，x和y为0或正值，并且1≥x+y≥0)形成，并且 设置在所述区域中的半导体材料的组分变化，使得沿从所述衬底表面到所述沟道层的方向，Al组分是单调降低的，或In组分是单调增加的。

此外，所述多层外延膜可以以这样的形式构造所述膜包括在所述沟道层和所述缓冲层之间的势垒层，其中所述势垒层由InAlGaN，或(InvAl1-v)wGa1-wN(其中，1≥v≥0，并且1≥w≥0)形成，并且 形成所述势垒层的第III族氮化物型半导体材料的导带边缘的能量高于形成与所述势垒层接触的所述沟道层的第III族氮化物型半导体材料的导带边缘的能量，并且高于形成在所述缓冲层和所述势垒层之间的界面处的所述缓冲层的第III族氮化物型半导体材料的导带边缘的能量。

例如，优选所述缓冲层由AlxGa1-xN(其中，x为1≥x≥0)形成，并且Al组分x沿从所述衬底表面到所述沟道层的方向是单调降低的，并且在范围内选择在从所述衬底表面到所述沟道层的方向(Z方向)上的Al组分x的变化率

此外，在根据本发明的多层外延膜中， 适宜的是具有这样的形式，其中将在所述区域中的半导体材料的组分变化形成为所述的组分连续变化或阶梯式变化这样的形状。

在上述根据本发明的多层外延膜中， 适宜的是满足这样的条件在所述电子供应层中产生的正空间电荷的总量等于或大于在所述缓冲层中和在所述缓冲层和所述沟道层之间的界面处产生的负空间电荷的总量。

另一方面，根据本发明的场效应晶体管是 使用外延生长在衬底上的多层外延膜制造的场效应晶体管，其特征在于， 所述多层外延膜由显示自发极化和压电极化效应的化合物半导体或其半导体合金形成，并且包含层状结构，其中在缓冲层上形成由电子供应层/沟道层构成的异质结； 所述缓冲层包含由半导体材料构成的区域，所述半导体材料的组分沿从衬底表面到所述沟道层的方向单调变化，其中选择所述半导体材料的所述组分，使得在所述区域中的半导体材料的导带边缘的能量单调降低； 选择在所述区域中的半导体材料的组分，使得在所述区域和所述沟道层之间的界面处，与构成所述沟道层的半导体材料的导带边缘的能量相比，在所述区域中的半导体材料的导带边缘的能量更高；并且 在所述区域中的导带边缘的能量显示沿从所述衬底表面到所述沟道层的方向，向电子能量更高的一侧凸起的形状。

在这样的情况下，优选选择这样的结构在所述电子供应层上安置栅极电极，并且 有源层厚度a相对于栅极长度Lg的纵横比Lg/a满足Lg/a≥5，其中有源层厚度a定义为在所述栅极电极下的所述电子供应层的膜厚度和所述沟道层的膜厚度之和。具体而言，在根据本发明的所述场效应晶体管中， 优选具有这样的构造所述多层外延膜由第III族氮化物型化合物半导体或其半导体合金形成， 所述沟道层由GaN，InGaN，或(InvAl1-v)wGa1-wN(其中，1≥v≥0，并且1≥w≥0)形成， 所述电子供应层由AlGaN，InAlN，或InyAlxGa1-x-yN(其中，x和y为0或正值，并且1≥x+y≥0)形成， 所述缓冲层由AlGaN，InAlN，或InyAlxGa1-x-yN(其中，x和y为0或正值，并且1≥x+y≥0)形成，并且 设置在所述区域中的半导体材料的组分变化，使得沿从所述衬底表面到所述沟道层的方向，Al组分是单调降低的，或In组分是单调增加的。

此外，适宜的是进行构造使得所述多层外延膜包含在所述沟道层和所述缓冲层之间的势垒层，其中所述势垒层由InAlGaN，或(InvAl1-v)wGa1-wN(其中，1≥v≥0，并且1≥w≥0)形成，并且 形成所述势垒层的第III族氮化物型半导体材料的导带边缘的能量高于形成与所述势垒层接触的所述沟道层的第III族氮化物型半导体材料的导带边缘的能量，并且高于形成在所述缓冲层和所述势垒层之间的界面处的所述缓冲层的第III族氮化物型半导体材料的导带边缘的能量。

例如，进一步优选所述缓冲层由AlxGa1-xN(其中，x为1≥x≥0)形成，并且其Al组分x沿从所述衬底表面到所述沟道层的方向是单调降低的，并且在范围内选择在从所述衬底表面到所述沟道层的方向(Z方向)上的Al组分x的变化率
本发明的效果
在根据本发明的HJFET结构中，有效地抑制从沟道层到缓冲层的电子注入，因此，在缩短栅极长度Lg以适于适合亚毫米波段或毫米波段的FET时，避免了由短沟道效应引起的器件性能的降低。此外，也排除了其中导致击穿电压缺陷和夹断缺陷的因素，因此，在将源极和漏极之间施加的偏压VD设置为高的高压操作的情况下，对于在高频操作中得到的增益(RF增益)以及在DC操作中得到的增益(DC增益)，与常规结构相比，根据本发明的HJFET结构也实现了大的改善。而且，根据本发明的多层外延膜的结构被设置成这样的构造，所述的构造被设计成适于制备根据本发明的上述HJFET。
附图简述


图1是示意性图示根据本发明第一示例性实施方案的多层外延膜的结构实例的剖视图； 图2是示意性图示根据本发明第二示例性实施方案的异质结FET的结构实例的剖视图； 图3是示意性图示在根据本发明第二示例性实施方案的异质结FET并且特别是AlGaN/GaN型HJFET的栅极电极下面的多层外延结构中的导带边缘的能带图的视图。在图中所示的附图标记x表示进行“Al组分调制”的AlGaN缓冲层中的Al组分； 图4是示意性图示用于使用GaN缓冲层的常规AlGaN/GaN型HJFET的多层外延膜的结构实例的剖视图； 图5是示意性图示使用GaN缓冲层的常规AlGaN/GaN型HJFET的结构实例的剖视图； 图6是示意性图示在使用GaN缓冲层的常规AlGaN/GaN型HJFET的栅极电极下面的多层外延结构中的导带边缘的能带图的视图； 图7是图示测量使用GaN缓冲层的常规AlGaN/GaN型HJFET的Id-Vd特性结果的曲线图，具体而言是测量栅极长度Lg＝0.15μm的器件的Id-Vd特性结果的曲线图； 图8是图示对在AlGaN缓冲层中产生的负极化电荷密度进行预测计算的结果的曲线图，所述的AlGaN缓冲层进行理论上的“Al组分调制”，其中不同地改变在与另一侧的AlN成核层的界面处的Al组分xb，条件是AlGaN缓冲层的膜厚度为1μm，并且在与GaN沟道层的界面处的Al组分xt＝0.05； 图9是示意性图示用于根据本发明的第二示例性实施方案的AlGaN/GaN型HJFET的多层外延结构中的导带边缘的能带图的视图，其中选择在图中具体示出的多层外延结构。在图中所示的附图标记x表示进行“Al组分调制”的AlGaN缓冲层中的Al组分； 图10是图示测量根据本发明的第二示例性实施方案的AlGaN/GaN型HJFET的Id-Vd特性结果的曲线图，具体而言是测量栅极长度Lg＝0.15μm的器件的Id-Vd特性结果的曲线图； 图11是示意性图示用于根据本发明第三示例性实施方案的AlGaN/GaN型HJFET的多层外延膜的结构实例的剖视图； 图12是示意性图示用于根据本发明第三示例性实施方案的AlGaN/GaN型HJFET的结构实例的剖视图； 图13是示意性图示在用于根据本发明的第三示例性实施方案的AlGaN/GaN型HJFET的栅极电极下面的多层外延结构中的导带边缘的能带图的视图。在图中所示的附图标记x表示进行“Al组分调制”的AlGaN缓冲层中的Al组分；和 图14是示意性图示在用于根据本发明的第四示例性实施方案的AlGaN/GaN型HJFET的栅极电极下面的多层外延结构中的导带边缘的能带图的视图。在缓冲层中，将非常薄的InAlGaN势垒层插入到阶梯式进行“Al组分调制”的非常薄的AlGaN缓冲层的各个层之间，由此在其中形成周期性电位结构。在图中，Δz表示进行“Al组分调制”的非常薄的AlGaN缓冲层的膜厚度，ΔB表示非常薄的InAlGaN势垒层的膜厚度。此外，在图中所示的附图标记x表示进行“Al组分调制”的AlGaN缓冲层中的Al组分。
实施本发明的最佳方式
下面将描述本发明的优选实施方案。

首先，根据本发明优选实施方案的多层外延膜是 外延生长在衬底上的多层外延膜，其可以用于制造场效应晶体管，其特征在于 所述多层外延膜由显示自发极化和压电极化效应的化合物半导体或其半导体合金形成； 在所述化合物半导体或其半导体合金中显示的所述自发极化和压电极化效应随所述半导体材料的组分变化而在大小上连续地变化； 所述多层外延膜包含层状结构，其中在缓冲层上形成由电子供应层/沟道层构成的异质结，并且在所述电子供应层/沟道层的异质结界面处二维地积累电子； 所述缓冲层由半导体材料构成，所述半导体材料的组分从衬底表面沿从所述衬底表面到所述沟道层的方向单调变化； 在其组分单调变化、形成所述缓冲层的所述半导体材料中，设置所述组分变化，使得其连续变化，或以精细的膜厚度梯级阶梯式变化； 在其组分单调变化、形成所述缓冲层的所述半导体材料中，选择其在所述缓冲层和所述沟道层之间的界面的组分，使得与形成所述沟道层的半导体材料的导带边缘的能量相比，具有所述组分的半导体材料的导带边缘的能量更高； 在其组分单调变化、形成所述缓冲层的所述半导体材料中，选择其沿从所述衬底表面到所述沟道层的方向的组分变化，使得所述的其组分单调变化的半导体材料的导带边缘的能量沿从所述衬底表面到所述沟道层的方向是单调降低的； 作为沿从所述衬底表面到所述沟道层的方向所选择的组分变化的结果，通过将在其组分单调变化、形成所述缓冲层的半导体材料中显示的自发极化和压电极化加和而得到的极化沿从所述衬底表面到所述沟道层的方向单调变化，并且得到的极化变化引起负极化的电荷在其组分单调变化、形成所述缓冲层的半导体材料中产生； 作为所产生的负极化的电荷的结果，在其组分单调变化、形成所述缓冲层的半导体材料中，这样区域的导带边缘的能量单调降低，同时显示出沿从所述衬底表面到所述沟道层的方向，向电子能量更高的一侧凸起的形状；并且 选择所述沟道层的膜厚度，使其为在所述沟道层中二维积累的电子的德布罗意波长的5倍以下。

在这样的情况下，在将适于以耗尽模式(常开)操作的这样的结构选择用于将要制造的所述场效应晶体管时，优选采用这样的结构其中在上述衬底表面表面上形成的成核层上形成所述缓冲层，并且在由其制造的所述场效应晶体管中，至少将直接在栅极电极下面的所述电子供应层中产生的“正”空间电荷的总量设置为等于或大于在所述缓冲层和沟道层之间的界面和在所述缓冲层和所述成核层之间的界面处的所述缓冲层中产生的“负”空间电荷的总量。

此外，在根据本发明优选实施方案的多层外延膜中，适宜的是选择这样的构造，其中 其组分单调变化、构成所述缓冲层的半导体材料的残余载流子是电子，并且 将在构成所述缓冲层的半导体材料中产生的负极化电荷的密度设置在比电离杂质水平的密度高这样的密度，由此在其组分单调变化、构成所述缓冲层的半导体材料中产生残余载流子。

至于根据本发明上述优选实施方案的多层外延膜，更优选实施方案中的一个是这样的示例性实施方案，其中 用来形成所述多层外延膜、显示自发极化和压电极化效应的所述化合物半导体或其半导体合金是第III族氮化物型化合物半导体或其半导体合金。在根据本发明更优选的示例性实施方案的第一模式的多层外延膜中，选择这样的结构，其中 用来形成所述多层外延膜、显示自发极化和压电极化效应的所述化合物半导体或其半导体合金是第III族氮化物型化合物半导体或其半导体合金； 在所述多层外延膜中， 至于由电子供应层/沟道层构成的异质结， 所述沟道层由GaN，InGaN，或以(InvAl1-v)wGa1-wN(其中，1≥v≥0，并且1≥w≥0)表示的第III族氮化物型半导体材料形成，并且 所述电子供应层由AlGaN，InAlN层，或表示为InyAlxGa1-x-yN(其中，x和y为0或正值，并且1≥x+y≥0)的第III族氮化物型半导体材料构成，并且进行选择使得形成所述电子供应层的所述第III族氮化物型半导体材料的导带边缘的能量高于在所述缓冲层和所述沟道层之间的界面处形成所述沟道层的所述第III族氮化物型半导体材料的导带边缘的能量，从而形成异质结，所述的异质结具有由在所述界面处的导带边缘的能量差得到的能量势垒； 所述缓冲层由AlGaN，InAlN，或表示为InyAlxGa1-x-yN(其中，x和y为0或正值，并且1≥x+y≥0)的第III族氮化物型半导体材料形成，并且，在所述缓冲层和所述沟道层之间的界面处，选择形成所述缓冲层的第III族氮化物型半导体材料的组分，使得所述组分的第III族氮化物型半导体材料的导带边缘的能量高于形成所述沟道层的第III族氮化物型半导体材料的导带边缘的能量，从而形成异质结，所述的异质结具有由在所述界面处的导带边缘的能量差得到的能量势垒； 在其组分单调变化、形成所述缓冲层的第III族氮化物型半导体材料中，由Al组分沿从所述衬底表面到所述沟道层的方向单调降低的组分变化和In组分沿从所述衬底表面到所述沟道层的方向单调增加的组分变化中的任何一种，提供其沿从所述衬底表面到所述沟道层的方向的组分变化。

在这样的情况下，在根据本发明第一实施方案的多层外延膜中， 适宜的是选择这样的构造，其中 其组分单调变化、构成所述缓冲层的半导体材料的残余载流子是电子，并且 将在构成所述缓冲层的半导体材料中产生的负极化电荷的密度设置在比电离杂质水平的密度高这样的密度，由此在其组分单调变化、构成所述缓冲层的半导体材料中产生残余载流子。

在根据本发明更优选的实施方案的第一模式的多层外延膜中，优选的是例如，其组分单调变化、形成所述缓冲层的第III族氮化物型半导体材料由表示为AlxGa1-xN(其中，x为1≥x≥0)的第III族氮化物型半导体材料形成； 在其组分单调变化的第III族氮化物型半导体材料中显示的沿从所述衬底表面到所述沟道层方向的所述组分变化由Al组分x沿从所述衬底表面到所述沟道层的方向单调降低的组分变化提供，并且 在范围内选择在从所述衬底表面到所述沟道层的方向(Z方向)上的Al组分x的变化率

此外，至于根据本发明优选实施方案的多层外延膜，更优选实施方案中的另一个是这样的示例性实施方案，其中 用来形成所述多层外延膜、显示自发极化和压电极化效应的所述化合物半导体或其半导体合金是第III族氮化物型化合物半导体或其半导体合金。在根据本发明更优选的实施方案的第二模式的多层外延膜中，选择这样的结构，其中 用来形成所述多层外延膜、显示自发极化和压电极化效应的所述化合物半导体或其半导体合金是第III族氮化物型化合物半导体或其半导体合金； 所述多层外延膜包含层状结构，其中在所述缓冲层上形成由电子供应层/沟道层构成的异质结，其中势垒层插入在所述缓冲层和异质结之间，并且在所述电子供应层/沟道层的异质结界面处二维地积累电子； 在所述多层外延膜中， 至于由所述电子供应层/沟道层构成的所述异质结， 所述沟道层由GaN，InGaN，或以(InvAl1-v)wGa1-wN(其中，1≥v≥0，并且1≥w≥0)表示的第III族氮化物型半导体材料形成，并且 所述电子供应层由AlGaN，InAlN层，或表示为InyAlxGa1-x-yN(其中，x和y为0或正值，并且1≥x+y≥0)的第III族氮化物型半导体材料构成，并且进行选择使得形成所述电子供应层的第III族氮化物型半导体材料的导带边缘的能量高于在所述缓冲层和所述沟道层之间的界面处形成所述沟道层的第III族氮化物型半导体材料的导带边缘的能量，从而形成异质结，所述的异质结具有由在所述界面处的导带边缘的能量差得到的能量势垒； 所述势垒层插入在所述沟道层和缓冲层之间，并且由In AlGaN，或由(InvAl1-v)wGa1-wN(其中，1≥v≥0和1≥w≥0)表示的第III族氮化物型半导体材料形成，并且进行选择使得形成所述势垒层的第III族氮化物型半导体材料的导带边缘的能量高于形成与所述势垒层接触的所述沟道层的第III族氮化物型半导体材料的导带边缘的能量，并且在所述缓冲层和所述势垒层之间的界面处，形成所述势垒层的第III族氮化物型半导体材料的导带边缘的能量高于形成所述缓冲层的第III族氮化物型半导体材料的导带边缘的能量，从而形成异质结，所述的异质结具有由在所述界面处的导带边缘的能量差得到的能量势垒； 所述缓冲层由AlGaN，InAlN，或表示为InyAlxGa1-x-yN(其中，x和y为0或正值，并且1≥x+y≥0)的第III族氮化物型半导体材料形成，并且，在所述缓冲层和所述沟道层之间的界面处，选择形成所述缓冲层的第III族氮化物型半导体材料的组分，使得所述组分的第III族氮化物型半导体材料的导带边缘的能量高于形成所述沟道层的第III族氮化物型半导体材料的导带边缘的能量；并且 在其组分单调变化、形成所述缓冲层的第III族氮化物型半导体材料中，由Al组分沿从所述衬底表面到所述沟道层的方向单调降低的组分变化和In组分沿从所述衬底表面到所述沟道层的方向单调增加的组分变化中的任何一种，提供其沿从所述衬底表面到所述沟道层的方向的组分变化。

在这样的情况下，在根据本发明更优选实施方案的第二模式的多层外延膜中， 适宜的是选择这样的构造，其中 其组分单调变化、构成所述缓冲层的半导体材料的残余载流子是电子，并且 将在构成所述缓冲层的半导体材料中产生的负极化电荷的密度设置在比电离杂质水平的密度高这样的密度，由此在其组分单调变化、构成所述缓冲层的半导体材料中产生残余载流子。

在根据本发明第二实施方案的多层外延膜中， 优选的是例如，其组分单调变化、形成所述缓冲层的第III族氮化物型半导体材料由表示为AlxGa1-xN(其中，x为1≥x≥0)的第III族氮化物型半导体材料形成； 在其组分单调变化的第III族氮化物型半导体材料中显示的沿从所述衬底表面到所述沟道层方向的所述组分变化由Al组分x沿从所述衬底表面到所述沟道层的方向单调降低的组分变化提供，并且 在范围内选择在从所述衬底表面到所述沟道层的方向(Z方向)上的Al组分x的变化率

此外，本发明还提供场效应晶体管的发明，所述的场效应晶体管可通过使用根据本发明优选实施方案的上述多层外延膜制造 即，根据本发明优选实施方案的场效应晶体管是 使用外延生长在衬底上的多层外延膜制造的场效应晶体管，其特征在于， 所述多层外延膜由显示自发极化和压电极化效应的化合物半导体或其半导体合金形成； 在所述化合物半导体或其半导体合金中显示的所述自发极化和压电极化效应随所述半导体材料的组分变化而在大小上连续地变化； 所述多层外延包含层状结构，其中在缓冲层上形成由电子供应层/沟道层构成的异质结，并且由此在所述电子供应层/沟道层的异质结界面处二维地积累电子； 所述缓冲层由半导体材料构成，所述半导体材料的组分从衬底表面沿从所述衬底表面到所述沟道层的方向单调变化； 在其组分单调变化、形成所述缓冲层的半导体材料中，设置所述组分变化，使得其连续变化，或以精细的膜厚度梯级阶梯式变化； 在其组分单调变化、形成所述缓冲层的半导体材料中，选择在所述缓冲层和所述沟道层之间界面处的组分，使得与形成所述沟道层的半导体材料的导带边缘的能量相比，具有所述组分的半导体材料的导带边缘的能量更高； 在其组分单调变化、形成所述缓冲层的半导体材料中，选择其沿所述衬底表面到所述沟道层的方向的组分变化，使得所述的其组分单调变化的半导体材料的导带边缘的能量沿从所述衬底表面到所述沟道层的方向是单调降低的； 作为沿从所述衬底表面到所述沟道层的方向所选择的组分变化的结果，通过将在其组分单调变化、形成所述缓冲层的半导体材料中显示的自发极化和压电极化加和而得到的极化沿从所述衬底表面到所述沟道层的方向单调变化，所述的极化变化引起负极化的电荷在形成所述缓冲层的并且其组分单调变化的半导体材料中产生； 作为所产生的负极化的电荷的结果，在其组分单调变化、形成所述缓冲层的半导体材料中，这样区域的导带边缘的能量单调降低，同时显示出沿从所述衬底表面到所述沟道层的方向，向电子能量更高的一侧凸起的形状； 在所述电子供应层上安置场效应晶体管的栅极电极，并且有源层厚度a相对于栅极长度Lg的纵横比Lg/a满足Lg/a≥5，所述有源层厚度a定义为在所述栅极电极下的所述电子供应层的膜厚度和所述沟道层的膜厚度之和；并且 选择所述沟道层的膜厚度，使其为在所述沟道层中二维积累的电子的德布罗意波长的5倍以下。

在这样的情况下，在将适于以耗尽模式(常开)操作的这样的结构选择用于将要制造的所述场效应晶体管时， 优选采用这样的结构其中在上述衬底表面上形成的成核层上形成所述缓冲层，并且 在由其制造的所述场效应晶体管中，至少将直接在栅极电极下面的所述电子供应层中产生的“正”空间电荷的总量设置为等于或大于在所述缓冲层和沟道层之间的界面和在所述缓冲层和所述成核层之间的界面处的所述缓冲层中产生的“负”空间电荷的总量。

此外，在根据本发明优选实施方案的场效应晶体管中， 适宜的是选择这样的构造，其中 其组分单调变化、构成所述缓冲层的半导体材料的残余载流子是电子，并且 将在构成所述缓冲层的半导体材料中产生的负极化电荷设置在比电离杂质水平的密度高这样的密度，由此在其组分单调变化、构成所述缓冲层的半导体材料中产生残余载流子。

在根据本发明优选实施方案的上述场效应晶体管中，其更优选模式中的一个是以下示例性实施方案，其中 用来形成所述多层外延膜、显示自发极化和压电极化效应的所述化合物半导体或其半导体合金是第III族氮化物型化合物半导体或其半导体合金。在根据本发明更优选实施方案的第一模式的场效应晶体管中，选择这样的结构，其中 用来形成所述多层外延膜、显示自发极化和压电极化效应的所述化合物半导体或其半导体合金是第III族氮化物型化合物半导体或其半导体合金； 在所述多层外延膜中， 至于由电子供应层/沟道层构成的异质结， 所述沟道层由GaN，InGaN，或以(InvAl1-v)wGa1-wN(其中，1≥v≥0，并且1≥w≥0)表示的第III族氮化物型半导体材料形成，并且 所述电子供应层由AlGaN，InAlN层，或表示为InyAlxGa1-x-yN(其中，x和y为0或正值，并且1≥x+y≥0)的第III族氮化物型半导体材料构成，并且进行选择使得在与所述沟道层的界面处，形成所述电子供应层的第III族氮化物型半导体材料的导带边缘的能量高于形成所述沟道层的第III族氮化物型半导体材料的导带边缘的能量，从而形成异质结，所述的异质结具有由在所述界面处的导带边缘的能量差得到的能量势垒； 所述缓冲层由AlGaN，InAlN，或表示为InyAlxGa1-x-yN(其中，x和y为0或正值，并且1≥x+y≥0)的第III族氮化物型半导体材料形成，并且，在所述缓冲层和所述沟道层之间的界面处，选择形成所述缓冲层的第III族氮化物型半导体材料的组分，使得所述组分的第III族氮化物型半导体材料的导带边缘的能量高于形成所述沟道层的第III族氮化物型半导体材料的导带边缘的能量，从而形成异质结，所述的异质结具有由在所述界面处的导带边缘的能量差得到的能量势垒； 在其组分单调变化、形成所述缓冲层的第III族氮化物型半导体材料中，由Al组分沿从所述衬底表面到所述沟道层的方向单调降低的组分变化和In组分沿从所述衬底表面到所述沟道层的方向单调增加的组分变化中的任何一种，提供其沿从所述衬底表面到所述沟道层的方向的组分变化。

在这样的情况下，在根据本发明更优选实施方案第一模式的场效应晶体管中， 适宜的是选择这样的构造，其中 其组分单调变化、构成所述缓冲层的半导体材料的残余载流子是电子，并且 将在构成所述缓冲层的半导体材料中产生的负极化电荷设置在比电离杂质水平的密度高这样的密度，由此在其组分单调变化、构成所述缓冲层的半导体材料中产生残余载流子。

在根据本发明第一实施方案的场效应晶体管中， 优选的是例如，其组分单调变化、形成所述缓冲层的第III族氮化物型半导体材料由表示为AlxGa1-xN(其中，x为1≥x≥0)的第III族氮化物型半导体材料形成； 在其组分单调变化的所述第III族氮化物型半导体材料中显示的沿从所述衬底表面到所述沟道层方向的所述组分变化由Al组分x沿从所述衬底表面到所述沟道层的方向单调降低的组分变化提供，并且 在范围内选择在从所述衬底表面到所述沟道层的方向(Z方向)上的Al组分x的变化率

此外，在根据本发明优选实施方案的上述场效应晶体管中，其更优选模式中的另一个是以下示例性实施方案，其中 用来形成所述多层外延膜、显示自发极化和压电极化效应的所述化合物半导体或其半导体合金是第III族氮化物型化合物半导体或其半导体合金。在根据本发明第二实施方案的场效应晶体管中，选择这样的结构，其中 用来形成所述多层外延膜、显示自发极化和压电极化效应的所述化合物半导体或其半导体合金是第III族氮化物型化合物半导体或其半导体合金； 所述多层外延膜包含层状结构，其中在所述缓冲层上形成由电子供应层/沟道层构成的异质结，其中势垒层插入在所述缓冲层和异质结之间，并且在所述电子供应层/沟道层的异质结界面处二维地积累电子； 在所述多层外延膜中， 至于由所述电子供应层/沟道层构成的所述异质结， 所述沟道层由GaN，InGaN，或以(InvAl1-v)wGa1-wN(其中，1≥v≥0，并且1≥w≥0)表示的第III族氮化物型半导体材料形成，并且 所述电子供应层由AlGaN，InAlN层，或表示为InyAlxGa1-x-yN(其中，x和y为0或正值，并且1≥x+y≥0)的第III族氮化物型半导体材料构成，并且进行选择使得在与所述沟道层的界面处，形成所述电子供应层的第III族氮化物型半导体材料的导带边缘的能量高于形成所述沟道层的第III族氮化物型半导体材料的导带边缘的能量，从而形成异质结，所述的异质结具有由在所述界面处的导带边缘的能量差得到的能量势垒； 所述势垒层插入在所述沟道层和缓冲层之间，并且由In AlGaN，或由(InvAl1-v)wGa1-wN(其中，1≥v≥0和1≥w≥0)表示的第III族氮化物型半导体材料形成，并且进行选择使得形成所述势垒层的第III族氮化物型半导体材料的导带边缘的能量高于形成与所述势垒层接触的所述沟道层的第III族氮化物型半导体材料的导带边缘的能量，并且形成所述势垒层的第III族氮化物型半导体材料的导带边缘的能量高于形成在与所述势垒层的界面处的所述缓冲层的第III族氮化物型半导体材料的导带边缘的能量，从而形成异质结，所述的异质结具有由在所述界面处的导带边缘的能量差得到的能量势垒； 所述缓冲层由AlGaN，InAlN，或表示为InyAlxGa1-x-yN(其中，x和y为0或正值，并且1≥x+y≥0)的第III族氮化物型半导体材料形成，并且，在与所述势垒层的界面处，选择形成所述缓冲层的第III族氮化物型半导体材料的组分，使得所述组分的第III族氮化物型半导体材料的导带边缘的能量高于形成所述沟道层的第III族氮化物型半导体材料的导带边缘的能量；并且 在其组分单调变化、形成所述缓冲层的第III族氮化物型半导体材料中，由Al组分沿从所述衬底表面到所述沟道层的方向单调降低的组分变化和In组分沿从所述衬底表面到所述沟道层的方向单调增加的组分变化中的任何一种，提供其沿从所述衬底表面到所述沟道层的方向的组分变化。

在这样的情况下，在根据本发明更优选实施方案第二模式的场效应晶体管中， 适宜的是选择这样的构造，其中 其组分单调变化、构成所述缓冲层的半导体材料的残余载流子是电子，并且 将在构成所述缓冲层的半导体材料中产生的负极化电荷设置在比电离杂质水平的密度高这样的密度。由此在其组分单调变化、构成所述缓冲层的半导体材料中产生残余载流子。

在根据本发明更优选实施方案第二模式的场效应晶体管中， 优选的是例如，其组分单调变化、形成所述缓冲层的第III族氮化物型半导体材料由表示为AlxGa1-xN(其中，x为1≥x≥0)的第III族氮化物型半导体材料形成； 在所述的其组分单调变化的第III族氮化物型半导体材料中显示的沿从所述衬底表面到所述沟道层方向的所述组分变化由Al组分x沿从所述衬底表面到所述沟道层的方向单调降低的组分变化提供，并且 在范围内选择在从所述衬底表面到所述沟道层的方向(Z方向)上的Al组分x的变化率

而且，下面将说明本发明中的优选构造和用于选择所述优选构造的准则。

本发明中，将包括在衬底形成的电子供应层/沟道层/缓冲层的多层结构用作在制备异质结FET(HJFET)时使用的多层外延层的结构；并且将下面的结构用作用于抑制从所述沟道层到所述缓冲层的载流子注入的技术，以改善对在所述电子供应层/沟道层之间的界面处二维积累的载流子的限制效应(载流子限制)，在所述的结构中，将具有由晶轴方向上的各向异性导致的自发极化和压电极化效应的化合物半导体及其半导体合金用作构成所述电子供应层/沟道层/缓冲层的半导体材料，并且在包含将所述沟道层和电子供应层隔着插在中间的上述缓冲层层叠在所述衬底上这样的结构的多层外延层中，使形成所述缓冲层的半导体材料的组分沿从所述衬底表面到所述沟道层的生长方向单调变化，并且作为组分变化的结果，作为所述半导体材料显示的自发极化和压电极化的总和的极化也沿着所述的生长方向变化，从而在所述缓冲层中产生极化电荷。在这样的情况下，将形成所述缓冲层的半导体材料本身中的残余载流子选择为与在所述电子供应层/沟道层的界面处积累的所述载流子的类型相同的类型，由此与所述残余载流子极性相反的空间电荷被固定在所述半导体材料中这样的状态是由残余载流子的产生导致的。在此情形中，将在所述缓冲层中产生的所述极化电荷设置为具有与残余载流子相同极性的电荷，并且将这些极化电荷的密度设置成高于在所述半导体材料中固定的空间电荷的密度以进行补偿，从而达到所述缓冲层在整体上含有与极化电荷的极性相同的极性的有效固定电荷这样的状态。在这样的情况下，可能导致这样的现象，其中在形成所述缓冲层的所述半导体材料的带中，所述载流子可能存在于其上的带的边缘的能量沿从所述衬底的上表面到所述沟道层的方向变化，变化的方式使得边缘的形状在载流子能量上升的方向上显示凸形。本发明利用该现象。

即，在将载流子从所述沟道层注入到所述缓冲层的过程中，注入的载流子必须攀登带边缘，从而在载流子能量上升的方向上显示凸形，因此可以攀登此能量梯度的载流子的数量减少。换言之，实现了抑制从所述沟道层到所述缓冲层中的载流子注入的效果。当然，由于存在在载流子能量上升的方向上显示凸形的带边缘，所以在所述缓冲层区域中，在所述缓冲层中不存在残余载流子，由此在根据本发明的HJFET中，也降低了通过所述缓冲层的漏电流，由此所谓的缓冲层击穿电压成为优异的水平。

在根据本发明的HJFET中，作为形成所述电子供应层/沟道层/缓冲层的半导体材料，使用具有由晶轴方向上的各向异性导致的自发极化和压电极化效应的化合物半导体及其半导体合金。作为符合此特征的化合物半导体材料的实例，可以示例具有与它们的六方晶系(纤锌矿结构)结构有关的自发极化和压电极化效应的第III族氮化物型半导体。具有六方晶系的第III族氮化物型半导体AlN、GaN和InN的结构常数和物理性能常数中的一部分总结于表1中。

[表1] 结构常数和物理性能常数(纤锌矿晶体)
作为将本发明应用到采用具有六方晶系的第III族氮化物型半导体及其半导体合金构成电子供应层/沟道层/缓冲层的HJFET的一个实例，可以采用如下所说明的AlGaN/GaN型HJFET的构造。

通常，作为可以用于第III族氮化物型半导体外延生长的衬底，已知的是示于下表2中的衬底。

[表2] 用于外延生长第III族氮化物型半导体的衬底材料的晶体结构参数

[表3] 用于外延生长第III族氮化物型半导体的衬底材料的热电性能 当在上述衬底材料中使用AlN衬底时，在不同种类的衬底的表面上制备上述AlN层作为成核层变得不必要。但是，由于迄今不容易获得大直径的AlN衬底，所以通常，优选这样的模式，其中将在不同种类的衬底的表面上进行C-轴生长的AlN层用作成核层。类似地，由于同样对于ZnO衬底，迄今不容易获得大直径的衬底，所以通常，在不同种类的衬底的表面上形成ZnO的薄膜层，并且可以将此ZnO薄膜层用作下层。此外，在热的环境气氛中，ZnO倾向于引起热分解，并且由于在这样的情况下产生的金属Zn和O2都容易蒸发，所以在用于高温生长的下层的应用中存在限制。

由于SiC衬底优选作为用于高温生长的基础衬底并且容易获得大直径衬底，所以它是制备用于上述AlGaN/GaN型HJFET的多层外延膜时的最优选衬底之一。尽管在SiC中已知属于不同晶系的结晶多型，在这些中，更优选使用属于六方晶系的6H-SiC和4H-SiC。在用于AlGaN/GaN型HJFET的所述多层外延膜中，基础衬底需要具有高的电阻和高介电击穿电场，并且包括6H-SiC衬底和4H-SiC衬底的SiC衬底满足这些要求。此外，SiC本身是显示良好导热率的材料，并且它对于在AlGaN/GaN型HJFET的操作范围内产生的热量的扩散显示出大的贡献。考虑到对此热扩散的贡献，特别是在制备旨在高电功率操作的AlGaN/GaN型HJFET时，优选将6H-SiC衬底和4H-SiC衬底用作其基础衬底。

尽管Si、GaAs和蓝宝石也具有容易获得大直径衬底的优点，但是在6H-SiC和4H-SiC中，介电击穿电场约为Si和GaAs的介电击穿电场的10倍，并且导热率约为Si的导热率的3倍，约为蓝宝石的导热率的20倍，并且在这两点中被认为是更优选的衬底材料。此外，当在6H-SiC或4H-SiC衬底的C表面((0001)面)上使AlN层长大为成核层时，那些晶格常数a近似一致，此外，考虑到热膨胀系数，在高温生长条件下，它们在晶格常数a之间的差值变得更小。因此，在6H-SiC或4H-SiC衬底的C面((0001)面)上，在给定的C轴中生长AlN层，并且通过使用此AlN层作为成核层外延生长的所述多层外延膜成为显示高晶体质量的膜。

此外，当在3C-SiC的面(111)上进行AlN层的C轴生长时，由于该面起着具有有效晶格常数

的面的作用，所以它变成等于在6H-SiC或4H-SiC衬底的C面((0001)面)上进行AlN层的C轴生长的情况
此外，据报道，在不同的基础表面上使AlN层长大用于成核层时，将得到如在下表4中所示的两种晶体取向的关系。
[表4] 在不同的基础表面上进行C面生长的六方AlN和衬底表面的晶体取向之间的关系 如表4中所示，除了SiC的C面((0001)面)外，还可以在几种衬底表面上进行用于成核层的AlN层的C轴生长。

例如，由于不能廉价地获得高质量的大直径Si衬底，可能性高的是，现在起在形成具有大面积的第III族氮化物型半导体的多层外延膜时，它将广泛地用作衬底。在具有金刚石结构的Si衬底的表面上外延生长六方AlN膜，然后通过使用进行C轴生长的AlN层作为成核层，通过采用高温生长方法(生长温度约1,100℃)，使包括缓冲层的每一层长大。由于在所述衬底表面上的这些原子排列(placement)和AlN的原子排列之间非常轻微的偏差，所以在生长早期阶段中AlN层的晶格间距显示应变，但是此应变随着生长的进行而被逐渐缓解。具体地，在生长为成核层的AlN层的膜厚度至少达到40nm时，AlN层的顶面的晶格常数与AlN的原始晶格常数

几乎相等。

此外，在衬底表面上长大的上述AlN层具有高的电阻，并且起绝缘层的作用。因此，在绝缘AlN层插入中间的情况下，包括所述缓冲层的每一层连续地层叠在衬底上，以形成多层外延膜。但是，不必过分地增厚用作成核层的AlN层的膜厚度，但是通常，优选在40nm以上和100nm以下的范围内进行选择。

如上所述，由于将进行C面((0001)面)生长的层用作上述AlGaN/GaN型HJFET中的AlGaN电子供应层/GaN沟道层，通常，优选在6H-SiC衬底或4H-SiC衬底的C面((0001)面)表面上形成包括电子供应层/沟道层/缓冲层的多层外延膜。在这样的情况下，优选通过在6H-SiC衬底或4H-SiC衬底的C面((0001)面)表面上形成具有与C面上的晶格常数近似一致的晶格常数a的AlN层作为用于形成生长核的成核层之后，设置作为晶种的AlN层，来外延生长电子供应层/沟道层/缓冲层的结构。

通常，在制备的AlGaN/GaN型HJFET中，进行背面抛光处理，以使基础衬底的厚度变薄并且以保持背面侧的热扩散效率。在外延生长的情况下，在对各种用作基础衬底的衬底进行背面抛光处理之后，一般地，在此衬底背面接地的情况下操作AlGaN/GaN型HJFET。

因此，对于用于高频的AlGaN/GaN型HJFET显示的器件性能，特别是对于高频特性，存在由使用的基础衬底材料导致的影响。在操作频率处于更高的频率带如10-GHz以上的微波、亚毫米波段和毫米波段的情况下，所使用的基础衬底的电阻率不足够高时，它成为介电损失的因素并且导致成为降低RF增益性能或噪声系数的因素。具体地，对于Si(或GaAs)，考虑到其带隙Eg和导带边缘的态密度，由于估计其电阻率在室温的最大值为2.3×105Ω·cm，所以不能得到高电阻的衬底，并且在使用Si衬底时，它不适宜于操作频率为10GHz以上的应用。另一方面，对于SiC，由于其带隙Eg远大于Si(或GaAs)，因此可以使用其电阻率在室温达到约106Ω·cm的衬底。即，可以将SiC衬底适宜地用于操作频率为10GHz以上的应用。另一方面，在操作频率为约1GHz至10GHz的微波频率时，即使使用Si衬底，上述介电损失的影响也在可足够允许的范围内。考虑到能够相对廉价地获得大直径衬底的方面，可以将Si衬底类似于SiC衬底适宜地用于操作频率处于约1GHz至10GHz的微波波段的应用。

接着，用于高频的AlGaN/GaN型HJFET显示的器件性能，特别是在旨在高输出操作的情况下通过衬底背面的热扩散效率对器件效率具有大的影响。因此，在至少旨在输出功率密度不低于5W/mm的高输出操作(例如，用于移动电话基站的大输出操作)时，优选使用具有高导热率的SiC衬底。另一方面，在输出功率密度为5W/mm以下的范围内，即使使用其中导热率稍差的Si衬底，也可以完全实现目标性能。此外，对于输出功率密度显著低于5W/mm但操作频率为10GHz以上的应用，还可以适宜地使用其导热率比较差但是其电阻率达到约1010Ω·cm的蓝宝石衬底。更具体地，在用于移动电话终端的AlGaN/GaN型HJFET中，由于输出功率密度大大低于5W/mm，因而可以使用其导热率比较差的蓝宝石衬底。此外，当旨在用于移动电话的AlGaN/GaN型HJFET时，利用蓝宝石衬底具有较低制造成本，并且具有多种尺寸，因而它有助于降低整个器件的制造成本。

作为缓冲层，使用具有与所述沟道层的GaN不同组分的第III族氮化物型半导体。具体地，使用形成此缓冲层的第III族氮化物型半导体的组分从AlN成核层到GaN沟道层单调变化的第III族氮化物型半导体合金层。在这样的情况下，优选的是此组分单调变化，即进行所谓“组分调制”的所述第III族氮化物型半导体合金的晶格常数近似等于作为下层的AlN层的晶格常数和作为上层的所述GaN层的晶格常数，并且具体而言，具有它们之间的中间值。此外，在AlGaN/GaN型HJFET中，由于二维积累在AlGaN电子供应层/GaN沟道层的界面处的载流子是电子，选择的是至少与GaN的所述导带边缘的能量EC相比，成为进行“组分调制”的所述第III族氮化物型半导体合金的导带边缘的能量EC的高能量的那些。可以将AlGaN举例为满足这两个条件的所述第III族氮化物型半导体合金的实例。此外，一般地，适宜地使用在写成InyAlxGa1-x-yN的所述第III族氮化物型半导体合金中满足上述两个条件的那些。

例如，在使用如图1中所示的进行“组分调制”的AlGaN缓冲层作为由进行“组分调制”的第III族氮化物型半导体合金构成的所述缓冲层时，优选使用使Al组分从所述衬底表面到所述GaN沟道层逐渐或阶梯式降低的组分调制的(组分梯度)AlGaN层。

在如上所述的进行“Al组分调制”的AlGaN缓冲层中，由自发极化和压电极化效应两者产生负极化电荷，并且导带具有向上凸(p-样)特性。为此原因，同样在反偏压施加的情况下，难以将电子注入到“Al组分-调制”的AlGaN缓冲层中。因此，可以预期缓冲层击穿电压的提高。此外，由于AlGaN层具有比GaN层的电子亲合势小的电子亲合势并且具有比GaN层的导带电位大的导带电位，因而在带结构中的沟道层的背面也形成带势垒，并且也可以实现对沟道的载流子限制效应方面的改善，以及可以实现对夹断特性的改善和短沟道效应的抑制。

此外，在形成所述沟道层的材料，例如具有比GaN的电子亲合势小的电子亲合势(导带电位高)的InAlGaN层被插入作为与所述沟道层的背面接触的势垒层，以改善沟道层的载流子限制效应时，这产生使用具有图11中所示的构造的多层外延膜制备的并且具有图12中所示构造的HJFET。在该结构中，由于所述电子供应层，沟道层，势垒层和“组分-调制”的缓冲层的能带图成为图13中所示的形式，更有效地抑制从所述沟道层到所述“组分-调制”的缓冲层的电子注入。

如上所述，在根据本发明的HJFET中，具体而言在AlGaN/GaN型HJFET中，除了所述沟道层的GaN之外，还将Al组分从衬底侧至所述GaN沟道层逐渐或阶梯式降低的组分-调制(组分梯度)AlGaN层用作缓冲层。在具有“Al组分调制”的这种AlGaN缓冲层中，由自发极化和压电极化效应这两者产生负极化电荷，由此其导带具有向上凸起(p-样)特征。由于此原因，同样在反偏差施加的情况下，难以将电子注入到所述缓冲层中。因此，可以预期对缓冲层击穿电压的提高。此外，在所述沟道层和进行“组分调制”的缓冲层之间的界面处，由于在此界面处安置的进行“组分调制”的所述缓冲层的第III族氮化物型半导体合金(AlGaN等)或所述势垒层的第III族氮化物型半导体合金(InAlGaN等)，与所述GaN层相比，具有更小的电子亲合势并且具有更大的导带电位，因而在带结构中的沟道层的背面中也形成带势垒，并且因此也可以实现对沟道的载流子限制效应方面的改善，以及可以实现对夹断特性的改善和短沟道效应的抑制。由于上述效果，根据本发明的场效应晶体管在高电压操作的情况下也可以实现DC增益或RF增益方面的大改善。

如此，本发明对GaN型晶体管的开发，特别是对于用于毫米波段或亚毫米波段的FET的性能提高和可靠性改善作出了极大的贡献，在用于毫米波段或亚毫米波段的FET的情况下，在使用具有均匀组分的常规缓冲层的器件结构中，严重地产生短沟道效应。

下面，本发明将引用具体实施例进一步详细地进行解释。尽管在这些具体实施例中的示例性实施方案是根据本发明示例性实施方案的实例，但是本发明不限于这些实施方案。

(示例性实施方案1) 首先，示出并且描述关于设计根据本发明的多层外延层的构造的具体实施例。此外，在下面的描述中，假设在形成多层外延层的每层中，由形成该层的材料之间的晶格常数的差别(晶格失配)而导致的应变应力的缓解通过改变整个多层外延层面内方向上的有效晶格常数不发生。具体地，在下面的实施例中，近似地，在形成多层外延层的构造的每层中，由于有效面内晶格常数与没有应变的AlN中的面内晶格常数一致并且处于在深度方向上的晶格常数由于晶格常数的差别(晶格失配)而变化的状态，所以没有形变缓解的影响，即应变应力由于整个多层外延层弯曲而部分缓解，或者在内部产生位错并且应变应力得到部分缓解。

在此实施例中，在所述多层外延层中，使用C面((0001)面)的SiC作为衬底，将AlN层以100-nm厚度生长在其表面上作为成核层，并且生长第一AlGaN层作为缓冲层。这形成如下的构造在此缓冲层上，外延生长GaN层作为沟道层，并且在顶层中生长第二AlGaN层作为电子供应层。此外，外延生长所述第一AlGaN层、GaN层和第二AlGaN层中的每层，使得生长面的法线方向可以成为C-轴<0001>轴向。最后，采用HJFET的构造，在所述第二AlGaN层的表面上安置栅极电极，并且将所述栅极电极和第二AlGaN层形成为其中它们形成肖特基结的形式。尽管在此实施例中将C面(0001)表面的SiC用作衬底，但是除此之外，还可以使用这样的衬底，该衬底可以外延生长，使得外延生长层的生长面的法线方向如SiC衬底的A面和蓝宝石衬底的C面和A面可以成为C轴<0001>轴向。

下面将利用由第III族氮化物型半导体材料的自发极化和压电极化得到的正极化电荷具体描述设计GaN型异质结FET的缓冲层的方法。在面对此设计的情况下，可以参考在文献中公开的相关技术，例如，O.Ambacher，B.Foutz，J.Smart，J.R.Shealy，N.G.Weimann，K.Chu，M.Murphy，A.J.Sierakowski，W.J.Schaff和L.F.Eastman，＂Two dimensionalelectron gases induced by spontaneous and piezoelectric polarization inundoped and doped AlGaN/GaN heterostructures＂(在未掺杂和掺杂的AlGaN/GaN异质结构中由自发极化和压电极化感生的二维电子气)，J.Appl.Phys.第87卷，第1期，第334页(2000)；等，并且部分地使用其结果。

作为缓冲层的第一AlGaN层处于存在由晶格失配导致的应变应力的状态中。此外，第III族氮化物型半导体材料显示出自发极化Psp，并且存在由晶格失配导致的应变应力时，它显示出由压电效应引起的压电极化Ppe。因此，在具有由晶格失配导致的应变应力的所述第一AlGaN层中存在的总极化P由自发极化Psp和压电极化Ppe的矢量和表示。

P＝Psp+Ppe(C/m2) 在这样的情况下，极化电荷σ(P)由于所述第一AlGaN层中存在的极化P而产生。由于极化P而产生的极化电荷σ(P)表示如下。



微分算子) 此处，由于近似的是所述第一AlGaN层在面内方向具有恒定的组分，而仅在深度方向具有组分变化，并且在面内方向不存在应变应力而仅在深度方向上存在由晶格失配引起的应变应力，所以极化电荷σ(P)近似地表示如下。即，当限定从衬底至多层外延层的表面的法线方向为Z轴向时，极化电荷σ(P)近似地表示如下。

其中，和
对于AlGaN混合晶体，在将其组分设置为AlxGa1-xN(0<x<1)时，其自发极化Psp写作Psp(x)，为Al组分x的函数。至于此Psp(x)，在此，进行下面的近似，作为线性近似。

Psp(x)≈x·Psp(AlN)+(1-x)·Psp(GaN) 在代入在表1中所示的GaN的自发极化值Psp(GaN)和AlN的自发极化值Psp(AlN)时，它被描述如下。

Psp(x)≈Psp(GaN)-x·{Psp(GaN)-Psp(AlN)} ≈-0.029-0.052x(C/m2) 在对于AlGaN混合晶体，使组分为AlxGa1-xN(0<x<1)时，其晶格常数a(AlxGa1-xN)写作a0(x)，为Al组分x的函数。此处对于此a0(x)，进行下面的近似作为线性近似。

a0(x)≈x·a(AlN)+(1-x)·a(GaN) 在代入在表1中所示的GaN的晶格常数值a(GaN)和AlN的晶格常数值a(AlN)时，它被描述如下。

a0(x)≈a(GaN)-x·{a(GaN)-a(AlN)}≈3.189-0.077x
此外，至于AlGaN混合晶体，当使其组分为AlxGa1-xN(0<x<1)时，压电常数e31(AlxGa1-xN)和e33(AlxGa1-xN)以及弹性常数C13(AlxGa1-xN)和C33(AlxGa1-xN)分别写作e31(x)，e33(x)，C31(x)和C33(x)，为Al组分x的函数。此处，同样对于这些e31(x)，e33(x)，C31(x)和C33(x)，进行下列近似作为线性近似。

e31(x)≈x·e31(AlN)+(1-x)·e31(GaN) e33(x)≈x·e33(AlN)+(1-x)·e33(GaN) C31(x)≈x·C31(AlN)+(1-x)·C31(GaN) C33(x)≈x·C33(AlN)+(1-x)·C33(GaN) 在代入在表1中所示的GaN的压电常数值e31(GaN)和e33(GaN)和弹性常数值C13(GaN)和C33(GaN)，以及AlN的压电常数值e31(AlN)和e33(AlN)和值弹性常数C13(AlN)和C33(AlN)时，它们分别被描述如下。

e31(x)≈e31(GaN)-x·{e31(GaN)-e31(AlN)} ≈-0.49-0.11x e33(x)≈e33(GaN)-x·{e33(GaN)-e33(AlN)} ≈0.73+0.73x C31(x)≈C31(GaN)-x·{C31(GaN)-C31(AlN)} ≈70+50x C33(x)≈x·C33(AlN)+(1-x)·C33(GaN) ≈379+16x 在将从衬底至多层外延层的表面的法线方向定义为Z轴向并且使AlGaN的组分为AlxGa1-xN(0<x<1)时，可以将在具有上述应变应力的所述第一AlGaN层中的压电极化Ppe表示如下。

这里，由于近似的是面内晶格常数与用于成核层的AlN的晶格常数一致，并且由晶格失配(晶格常数之间的差值)导致的应变仅引起晶格间距在深度方向(Z轴向)上的变化，所以应变变成eZZ(AlxGa1-xN)。在上述近似中，由于处于未形变状态的面内晶格常数a(AlxGa1-xN)等于处于形变状态的AlN的晶格常数a(AlN)，所述将应变eZZ(AlxGa1-xN)写作如下 eZZ(AlxGa1-xN)＝{a(AlN)-a(AlxGa1-xN)}/a(AlxGa1-xN) 在将应变eZZ(AlxGa1-xN)写作eZZ(x)，作为Al组分x的函数时，它可以被描述如下。

eZZ(x)＝{a-a0(x)}/a0(x) 其中a≡a(AlN)。

在将上述近似表达式的值引入a0(x)中，近似如下。

eZZ(x)≈{3.112-(3.189-0.077x)}/(3.189-0.077x) ≈(0.077x-0.077)/(3.189-0.077x) 在将从衬底至多层外延层的表面的法线方向定义为Z轴向并且使AlGaN的组分为AlxGa1-xN(0<x<1)的情况下，在将Ppe(AlxGa1-xN)写为Ppe(x)，为Al组分x的函数时，可以将所述第一AlGaN层中的压电极化Ppe描述如下。

Ppe(x)＝2eZZ(x)[e31(x)-e33(x)·{C31(x)/C33(x)}] 在将上述近似表达式的值引入到应变eZZ(x)，压电常数e31(x)和e33(x)， 以及弹性常数C31(x)和C33(x)中时，它们分别近似如下。

Ppe(x)≈ 2{(0.077x-0.077)/(3.189-0.077x)}·{(-0.49-0.11x) -(0.73+0.73x)·(70+50x)/(379+16x)} 另一方面，在GaN沟道层/第一AlGaN层(缓冲层)/AlN成核层/衬底的构造中，将所述第一AlGaN层的组分；AlxGa1-xN，写作在与AlN成核层的界面处的Al组分xb，在与GaN沟道层的界面处的Al组分xt，和作为在它们之间的深度方向(Z轴向)上的厚度(z)的函数的Al组分x(z)。在这样的情况下，xb>xt成立，并且假定Al组分x(z)随着厚度(z)的增大而在xb≥x(z)≥xt的范围内单调降低。即，假定形成所述第一AlGaN层(缓冲层)的AlxGa1-xN的Al组分x(z)从与AlN成核层的界面向着与GaN沟道层的界面至与GaN沟道层的界面单调降低。此外，在使整个第一AlGaN层(缓冲层)的膜厚度为t缓冲的情况下，厚度(z)成为t缓冲≥z≥0。

在此情况下，在所述第一AlGaN层(缓冲层)中的位置z中的极化电荷σ(P(z))表示为在位置z处的自发极化电荷σ(Psp(z))和压电极化电荷σ(Ppe(z))之和。

σ(P(z))＝σ(Psp(z))+σ(Ppe(z))(C/m3) 　　　　 　　　　 在所述第一AlGaN层(缓冲层)中的t缓冲>z>0范围内，可以以下列近似表达式描述在位置z处的自发极化Psp(x(z)) Psp(x(z))≈-0.029-0.052·x(z)(C/m2) 因此，可以以下列近似表达式描述在位置z处的自发极化电荷σ(Psp(z))。

　　　　 此外，在z＝0(与AlN成核层的界面)，在AlN成核层侧的自发极化Psp(AlN)为 Psp(AlN)＝-0.081(C/m2) 在此界面处Al组分xb的AlGaN的自发极化Psp(xb)为 Psp(xb)≈-0.029-0.052·xb(C/m2) 尽管将在此界面处的自发极化电荷σ(Psp(0))定义在

微分算子) 但是由于Psp(z)是不连续的，它近以如下。

σ(Psp(0))＝Psp(AlN)-Psp(xb)≈-0.081-(-0.029-0.052·xb)≈-0.052+0.052·xb(C/m2) 此外，在z＝t缓冲(与GaN沟道层的界面)，GaN沟道层侧中的自发极化Psp(GaN)为 Psp(GaN)＝-0.029(C/m2) 在此界面处Al组分xt的AlGaN的自发极化Psp(xt)为 Psp(xb)≈-0.029-0.052·xb(C/m2) 尽管在此界面处的自发极化电荷σ(Psp(t缓冲))定义为


微分算子) 但是由于Psp(z)是不连续的，它近似如下。

σ(Psp(t缓冲))＝Psp(xt)-Psp(GaN) ≈(-0.029-0.052·xt)-(-0.029) ≈-0.052·xt　(C/m2) 另一方面，在所述第一AlGaN层(缓冲层)中的t缓冲>z>0内，在位置z处的压电极化电荷σ(Ppe(z))表示如下
使用在上述近似表达式中表示的压电极化Ppe(x(z))，可以以下面的形式得知它的近似值。

此外，由于在AlN成核层侧中的压电极化Ppe(AlN)在z＝0时(与AlN成核层的界面)没有晶格失配，所以 Ppe(AlN)＝0(C/m2) 尽管在此界面处的压电极化电荷σ(Ppe(0))定义为

微分算子) 但是由于Psp(z)是不连续的，它近似如下。

σ(Ppe(0))＝Ppe(AlN)-Ppe(xb) ＝0-Ppe(xb) ＝-Ppe(xb)(Cm3) 此外，在z＝t缓冲(与GaN沟道层的界面)时，在GaN沟道层侧中的压电极化Ppe(GaN)为 Ppe(GaN)＝-0.0306(C/m2) 尽管在此界面处的压电极化电荷σ(Ppe(t缓冲))定义为


微分算子) 但是由于Ppe(z)是不连续的，它近似如下。

σ(Ppe(t缓冲))≈Ppe(xt)-Ppe(GaN)≈Ppe(xt)+0.0306(C/m3) 在汇总上述结果时，在所述第一AlGaN层(缓冲层)中的t缓冲>z>0内，在位置z处的极化电荷σ(P(z))近似表示如下
　　　　　 此外，在z＝0时(与AlN成核层的界面)，其中可以采用下列的近似 σ(P(0))＝σ(Psp(0))+σ(Ppe(0))≈-0.052+0.052·xb-Ppe(xb)(C/m2)
此外，在z＝t缓冲时(与GaN沟道层的界面)，其中可以采用下列的近似 σ(P(t缓冲))＝σ(Psp(t缓冲))+σ(Ppe(t缓冲)) 　　　　　　　≈-0.052·xt+Ppe(xt)+0.0306(C/m2)
以下，一个实例是在具有GaN沟道层/第一AlGaN层(缓冲层)/AlN成核层/衬底的构造的情况下，所述第一AlGaN层(缓冲层)的厚度t缓冲为1μm(1000nm)，且形成所述第一AlGaN层的AlxGa1-xN的Al组分x(z)从与AlN成核层的界面至与GaN沟道层的界面线性降低。即，将考虑的实例是，在与AlN成核层的界面处为Al组分xb，在与GaN沟道层的界面处为Al组分xt，并且Al组分x(z)表示如下，作为在它们之间的深度方向(Z轴向)上的厚度(z/μm)的函数。

x(z)＝xt·z+xb·(1-z) 在与GaN沟道层的界面处为Al组分xt，在与AlN成核层的界面处的Al组分xb在0.40≥xb≥0.05内不同地选择，然后，在上述近似下计算(估计)所述第一AlGaN层(缓冲层)中引起的极化电荷密度σ(P)。在这样的情况下，在与GaN沟道层的界面处和与AlN成核层的界面处，自发极化Psp和压电极化Ppe成为不连续的，并且基于如上所述的自发极化Psp和压电极化Ppe的离散变化，计算在这两个异质界面中产生的极化电荷σ(P)。

图8示出了基于在竖轴感生极化电荷密度；σ(P)/e cm-3(其中，e表示电子电荷(单位电荷)的量)和在水平轴在与AlN成核层界面处的Al组分xb的上述边界条件，将在所述第一AlGaN层(缓冲层)中感生的极化电荷密度σ(P)的计算结果作图的结果。在所述第一AlGaN层(缓冲层)中感生的极化电荷密度σ(P)/e是固定负电荷，并且该密度为约1016cm-3。通常，由外延生长制备的AlxGa1-xN(0.50≥xb≥0)成为n-层，其中残余载流子浓度在许多情况下约为n＝1014至1016cm-3，因此，在半导体层中作为杂质水平固定的正电荷密度成为约1014至1015cm-3。

如上所述，在形成所述第一AlGaN层的AlxGa1-xN的Al组分x(z)线性降低时，在所述第一AlGaN层(缓冲层)中感生的极化电荷(固定负电荷)“补偿”衍生自对应于残余载流子浓度的电离杂质水平的固定正电荷，结果，它成为对应于它们之间的差值定域为所述第一AlGaN层(缓冲层)中的空间电荷的状态。即，在所述第一AlGaN层(缓冲层)中感生的极化电荷密度σ(P)/e是约1016cm-3的固定负电荷，并且它超过约1014至1015cm-3的固定正电荷密度且衍生自电离杂质水平，结果，它成为“负空间电荷”有效地定域在所述第一AlGaN层(缓冲层)中的状态。换言之，如上所述，在形成所述第一AlGaN层的AlxGa1-xN的Al组分x(z)线性降低时，考虑到GaN沟道层/第一AlGaN层(缓冲层)/AlN成核层/衬底的构造的能带图，所述第一AlGaN层显示出等价于p-层的功能，其中残余载流子浓度约为p＝1015至1016cm-3。因此，如图3中所示，在能带图中，所述第一AlGaN层(缓冲层)的导带边缘的能量位置单调降低，其中显示出从与AlN成核层的界面处至与GaN沟道层的界面处凸起的形状。

此外，在与AlN成核层的界面和与GaN沟道层的界面处，产生的极化电荷以薄膜电荷的形状存在，并且它们的薄膜密度分别为约1012(/cm2)。在这样的程度，对在界面附近的带形状和贮存在GaN沟道层中的沟道载流子密度的影响不太大。这是因为由在正常的AlGaN/GaN载流子HJFET(Al组分0.2等)中的AlGaN/GaN异质结感生的二维电子气的载流子的薄膜电荷密度为约1013(/cm2)，这大差不多一个数量级。

与本发明的结构相反的是，在常规GaN缓冲层或在Al组分恒定的AlGaN形成的AlGaN缓冲层中，由于所述缓冲层中的极化P在深度方向(Z轴向)上没有变化，所以在所述缓冲层中没有产生极化电荷。因此，考虑到GaN沟道层/GaN层(缓冲层)/AlN成核层/衬底的构造的能带图，或GaN沟道层/恒定组分AlGaN层(缓冲层)/AlN成核层/衬底的构造的能带图，所述GaN层(缓冲层)或恒定组分AlGaN层(缓冲层)起着n-层的功能，其残余载流子浓度例如为n＝1014至1015cm-3这样的程度。因此，如图6中所示，在能带图中，所述GaN层缓冲层或AlGaN缓冲层的导带边缘的能量位置单调降低，其中显示从与AlN成核层的界面到与GaN沟道层的界面凹入的形状。

在上述中，尽管在GaN沟道层/第一AlGaN层(缓冲层)/AlN成核层/衬底的构造中描述了形成所述第一AlGaN层(缓冲层)的AlxGa1-xN的Al组分x(z)线性降低的实例，但是在AlxGa1-xN的Al组分x(z)单调降低(其中，)时，例如在保持时，在所述第一AlGaN层(缓冲层)中感生的极化电荷密度σ(P)/e成为至少1016cm-3这样的程度，并且所述第一AlGaN层显示出等价于p-层的功能，其中残余载流子浓度约为p＝1015至1016cm-3。备选地，AlxGa1-xN的Al组分x(z)以细小阶式单调降低，例如对于在每个梯级的Al组分x(z)的变化率Δx(z)和每个梯级的宽度Δz的比率Δx(z)/Δz，在保持0.05μm-1≥{Δx(z)/Δz}时，在所述第一AlGaN层(缓冲层)中感生的极化电荷密度σ(P)/e成为至少1016cm-3这样的程度，因而，可以使所述第一AlGaN层显示出等价于p-层的功能，其中残余载流子浓度约为p＝1015至1016cm-3。

所以进行上面的描述，在GaN沟道层/第一AlGaN层(缓冲层)/AlN成核层/衬底的构造中，在将形成所述第一AlGaN层(缓冲层)的AlxGa1-xN的Al组分x(z)单调降低，并且例如，使有效降低百分比

(或Δx(z)/Δz)保持在时，在所述第一AlGaN层(缓冲层)中感生的极化电荷密度σ(P)/e成为至少1016cm-3这样的程度，因此可以使所述第一AlGaN层显示出等价于p-层的功能，其中残余载流子浓度至少为p＝1015至1016cm-3。即，如图3中所示，在能带图中，可以使所述第一AlGaN层(缓冲层)的导带边缘的能量位置单调降低，其中显示从与AlN成核层的界面到与GaN沟道层的界面凸起的形状。在此状态中，如图3中所示，除了对应于在GaN沟道层和第一AlGaN层(缓冲层)之间的界面处存在的导带能量的不连续ΔEc的势垒(梯级)外，在它之后，它还成为所述导带边缘的能量位置也显示大梯度的状态。为此原因，在将反偏压施加到栅极电极上时，有效地抑制了从GaN沟道层到所述第一AlGaN层(缓冲层)的电子注入。因此，在获得的HJFET中，预期提高缓冲层击穿电压。

当然，对应于在GaN沟道层和第一AlGaN层(缓冲层)之间的界面处存在的导带能量的不连续ΔEc的势垒(梯级)对在GaN沟道层中形成的二维电子气的载流子限制效应的提高具有大的贡献。

然而，在所述沟道层的膜厚度比HEMT操作所必须的膜厚度厚时，即，在其大大地厚于在所述沟道层和电子供应层之间的界面处积累的二维电子气的存在区域的宽度时，它成为可以将载流子(电子)定域在上述沟道层和缓冲层之间的界面处的状态。因此，从所述缓冲层中存在的浅施主能级供给的载流子成为对在所述沟道层和电子供应层之间的界面处积累的二维电子气没有贡献的状态。备选地，从所述电子供应层供给的部分载流子没有积累在所述沟道层和电子供应层之间的界面处，而是它们也可以成为定域在所述沟道层和缓冲层的界面处的状态。在此状态中，同样即使在将偏压施加给栅极电极以除去在所述沟道层和电子供应层之间的界面处积累的二维电子气时，定域在所述沟道层和缓冲层之间的界面处的载流子(电子)也可以保留。在此情况下，它具有由在所述沟道层和缓冲层之间的界面处定域的载流子(电子)导致的平行导电的影响，并且成为差的击穿电压和夹断缺陷的因素。

因此，适宜的是除了限制所述沟道层的膜厚度并且积累在所述沟道层和电子供应层之间的界面处的二维载流子气(二维电子气)之外，避免载流子(电子)也定域在所述沟道层和缓冲层之间的界面处的现象。在所述电子供应层的表面上安置栅极电极以形成HEMT结构的情况下，在所述沟道层和电子供应层之间的界面处积累的二维电子气被热分布在其操作温度下的许多结合能级上，并且对于此二维电子气，在厚度方向上的平均平动能为约1/2kT(k表示玻耳兹曼常数，并且T表示约300K温度)。因此，尽管在对在许多的这些结合能级上的热分布进行预测计算时，衍生自在许多的结合能级上热分布的二维电子气的热运动的德布罗意波长λ取决于积累的二维电子气的表面密度，但是它等价于约10nm至12nm(约100至120

)。在此二维电子气的德布罗意波长λ的5倍以下的范围内选择所述沟道层的膜厚度时，可以避免在所述沟道层和电子供应层之间的界面和所述沟道层和缓冲层之间的界面分别独立地形成多个结合能级的状态。即，在所述沟道层的膜厚度不超过此二维电子气的德布罗意波长λ的5倍的范围内，积累到所述沟道层中的载流子(电子)成为在所述沟道层和电子供应层之间的界面和所述沟道层和缓冲层之间的界面是势垒的势阱中形成的多个合并结合能级中分布的状态。在此状态中，没有出现以下现象同样即使在然后将偏压施加给栅极电极以除去在所述沟道层和电子供应层之间的界面处积累的二维电子气时，定域在所述沟道层和缓冲层之间的界面处的载流子(电子)也得以保留。结果，避免了由定域在所述沟道层和缓冲层之间的界面处的载流子(电子)导致的平行导电的影响，并且它没有成为差的击穿电压和夹断缺陷的因素。

在形成HEMT结构时，使衍生自在所述沟道层和电子供应层之间的界面处积累的二维电子气的热运动的德布罗意波长λ成为标准的情况下，即，在不超过形成此二维电子气的电子的德布罗意波长λ的5倍的范围内选择所述沟道层的膜厚度。但是，由于选择所述沟道层的膜厚度使其远小于形成二维电子气的电子的德布罗意波长λ的一半在技术上没有意义，所以将其在不小于德布罗意波长λ一半的范围内选择。通常，在形成HEMT结构时，优选在形成二维电子气的电子的德布罗意波长λ的一半至两倍(端点包括)的范围内选择所述沟道的膜厚度，并且更优选在电子的德布罗意波长λ的3/2倍以下的范围内选择。

此外，如上所述，在如上所述将形成二维电子气的电子的德布罗意波长λ设置在约10nm至12nm(约100至

)时，适宜的是选择所述沟道层的膜厚度至少在5nm的60nm的范围内，优选在5nm至25nm的范围内，并且更优选在5nm至15nm的范围内。

此外，在高频场效应晶体管(FET)的情况下，在约1GHz的微波段和甚至延伸至W带的毫米波频率带的范围内选择其操作频率。在高频FET中，栅极长度Lg是在FET可以具有有效增益时决定切换时间的下限的器件结构因子之一，所述的切换时间的下限即FET的最短切换时间τ。此外，在将FET用作放大器时，它作为放大器有效操作时的频率的上限fopr取决于上述FET的最短切换时间τ。通常，它作为放大器有效操作时的频率的该上限fopr和FET的最短切换时间τ具有fopr＝1/(2πτ)的关系。

另一方面，尽管FET本身的最短切换时间τ还决取于FET的电路类型和可操作模式，但是它与FET电流增益截止频率fT大体上具有τ≈1/(πfT)的关系。此外，在具有HEMT结构的HJFET中的电流增益截止频率fT取决于在高电场下的沟道电子的峰漂移速度Vsat和栅极长度Lg，并且可以通常表示为fT＝Vsat/(2πLg)。因此，在具有HEMT结构的HJFET中的最短切换时间τ可以表示为τ≈1/(πfT)＝2Lg/Vsat。

在达到在具有HEMT结构的HJFET中的目标操作频率的上限fopr时，必须使在FET中的最短切换时间τ成为tau≤1/(2πfopr)，即，必须将其设置为(2Lg/Vsat)≤1/(2pifopr)。因此，在具有HEMT结构的HJFET中，必须选择栅极长度Lg，使得可以满足Lg≤Vsat/(4πfopr)。

例如，在具有HEMT结构的AlGaN/GaN异质结FET中，在它是使FET在耗尽模式(常开)中操作时的构造时，可以在使栅极电极接地的条件下，对于实际FET中的所述电子供应层和沟道层之间的界面处积累的二维电子气，测量沟道电子在高电场下的漂移速度Vsat。在实际FET中的测量结果成为以包括寄生参数在内的状态测量的沟道电子的漂移速度Vsat，所述的寄生参数包括边缘分量(fringing component)。例如，在薄膜载流子浓度为9.50×1012cm-2和迁移率为1600cm2/Vs的二维电子气中，基于测量的结果，计算沟道电子在高电场(在此体系中，电场强度约为E＝2×105V/cm)下的漂移速度Vsat为Vsat≈1.1×107(cm/s)。因此，在将目标操作频率的上限fopr选择在对应于亚毫米波的Ka带时，必须的是在Lg≤0.33μm的范围内选择具有HEMT结构的AlGaN/GaN异质结FET中的栅极长度Lg，所述的HEMT结构具有使其在耗尽模式(常开)操作的构造。

此外，在选择使其在耗尽模式(常开)操作的构造情况下用于毫米波段或亚毫米波段的GaN型FET中，为了缓解短沟道效应，优选进行选择，使得栅极长度Lg和有源层厚度a的纵横比Lg/a可以满足如上所述的Lg/a≥5，所述的有源层厚度a被定义为直接在栅极电极下面的所述电子供应层的膜厚度和所述沟道层的膜厚度之和。

暂时性地，在具有使其以耗尽模式(常开)操作的构造的HEMT结构的AlGaN/GaN异质结FET中，选择栅极长度Lg为Lg＝0.33μm(330nm)时，为了满足Lg/a≥5，必须在a≤66nm的范围内选择有源层厚度a。此外，适宜的是选择栅极长度Lg，使其短于上述上限，并且具体地，在250nm至150nm范围内选择栅极长度Lg时，优选在50nm至30nm范围内选择直接在栅极电极下面的有源层厚度a。

当然，由于在栅极电极和电子供应层之间的界面处形成肖特基结，所以由于此肖特基结的势垒高度ΦB(eV)形成了耗尽层。例如，在具有使其以耗尽模式(常开)操作的构造的HEMT结构的AlGaN/GaN异质结FET中，在肖特基结的势垒高度ΦB(eV)为约0.9eV时，在栅极电极接地的情况(栅极电压为0V的状态)下，所述电子供应层被耗尽，但必须的是所述沟道层不被耗尽。为了满足这些要求，优选在至少不小于20nm的范围内选择直接在栅极电极下面的所述电子供应层的膜厚度，并且优选在20nm至30nm的范围内选择。换言之，在250nm至150nm的范围内选择栅极长度Lg以对于直接在栅极电极下面的纵横比Lg/a满足Lg/a≥5时，适宜的是在20nm至30nm的范围内选择直接在栅极电极下面的所述电子供应层的膜厚度，并且优选在5nm至25nm范围内选择所述沟道层的膜厚度，并且更优选在5nm至15nm的范围内选择该膜厚度。

此外，在具有使其以耗尽模式(常开)操作的构造的HEMT结构的AlGaN/GaN异质结FET中，在上述范围内选择所述电子供应层的膜厚度时，通常优选的是所述电子供应层的残余载流子浓度(电离的浅施主能级的浓度)在5×1015cm-3至1×1017cm-3范围内。在使其至少在耗尽模式(常开)操作的情况下，在形成HEMT结构并且在上述范围内选择所述电子供应层的膜厚度以产生在所述电子供应层和沟道层之间的界面处积累的二维电子气时，不适宜的是，使由电离受主能级得到的“负”空间电荷存在于整个电子供应层中。类似地，还不适宜的是，在所述电子供应层进行“组分调制”，以产生“负”极化电荷连续分布的情形。因此，对于电子供应层，通常使用具有不进行“组分调制”的恒定组分的外延膜。

此外，在具有使其以耗尽模式(常开)操作的构造的HEMT结构的AlGaN/GaN异质结FET中，为了在栅极电极接地的状态(栅极电压为0V的状态)中，使在上述电子供应层和沟道层之间的界面处积累的二维电子气的薄膜电荷密度至少不低于1×1012(cm-2)，优选至少在ΔEC≥0.2eV的范围内选择在所述电子供应层和沟道层之间的界面处的导带能量的不连续ΔEC。

此外，在具有使其以耗尽模式(常开)操作的构造的HEMT结构的AlGaN/GaN异质结FET中，通过向栅极电极施加反电压，降低在上述电子供应层和沟道层之间的界面处积累的二维电子气的薄膜电荷密度。对于使二维电子气的薄膜电荷密度为零所必需的该栅极电压等价于阈值电压VT(V)。具体地，在采用其中残余载流子浓度(电离浅施主能级的浓度Nd)恒定且Al组分恒定的AlGaN作为所述电子供应层的情况下，具有HEMT结构的AlGaN/GaN异质结FET中，在上述电子供应层和沟道层之间的界面处的所述沟道层的导带边缘与费米能级Ef一致时的栅极电压等价于阈值电压VT(V)。对于此状态，尽管所述电子供应层被完全耗尽，但是可以近似地表示所述沟道层成为平带的状态。即，在所述电子供应层中，在所述电子供应层和沟道层之间的界面处产生的并且等价于这两层之间的极化差的正极化电荷(薄膜电荷密度NS)作为空间电荷存在，并且在所述电子供应层内部存在由电离浅施主(电离浅施主能级的浓度Nd)导致的正电荷。因此，阈值电压VT(V)满足下面的关系表达式。

ΦB/q-VT＝ΔEC/q+(q/εB)·{(NS·tB)+(Nd·tB2/2)} 其中，q表示电子的单位电荷(1.6×10-19C)，ΦB(eV)表示在栅极电极和电子供应层之间形成的肖特基结的势垒高度，εB表示形成所述电子供应层的AlGaN的介电常数，tB表示直接在栅极电极下面的所述电子供应层的膜厚度，并且ΔEC(eV)表示在所述电子供应层和沟道层之间的界面处的导带能量的不连续。此外，通过AlGaN的介电常数εr和真空的介电常数ε0(ε0＝8.854×10-12Fm-1)，将形成所述电子供应层的AlGaN的介电常数εB表示为εB＝εr·ε0。

例如，在将Al组分为0.20的AlGaN用于所述电子供应层时，ΔEC(eV)＝0.266eV，并且在所述电子供应层和沟道层之间的界面处产生的正极化电荷的薄膜电荷密度NS成为NS＝1.073×1013cm-2。在这样的情况下，在肖特基结的势垒高度ΦB(eV)为0.9eV，且直接在栅极电极下面的所述电子供应层的膜厚度tB为20nm时，分别估计的是，在所述电子供应层中的电离浅施主能级的浓度Nd为1×1015cm-3时的阈值电压VT(V)为VT(V)＝-2.54V，并且在Nd＝1×1017cm-3的情况下，阈值电压VT(V)为VT(V)＝-2.57V。即，它成为具有在耗尽模式(常开)操作的构造并且具有上述阈值电压VT(V)的HEMT结构。

另一方面，在将Al组分为0.15的AlGaN用于所述电子供应层时，ΔEC(eV)＝0.1953 eV，并且在所述电子供应层和沟道层之间的界面处产生的正极化电荷的薄膜电荷密度NS成为NS＝7.95×1012cm-2。在这样的情况下，在肖特基结的势垒高度ΦB(eV)为0.9eV，且直接在栅极电极下面的所述电子供应层的膜厚度tB为5nm时，分别估计的是，在所述电子供应层中的电离浅施主能级的浓度Nd为1×1015cm-3时的阈值电压VT(V)为VT(V)＝+0.12V，并且在Nd＝1×1017cm-3的情况下，阈值电压VT(V)为VT(V)＝+0.11V。即，它成为具有在增强模式(常关状态)操作的构造并且具有上述阈值电压VT(V)的HEMT结构。

如上所述，尽管在具有使其以耗尽模式(常开状态)操作的构造的HEMT结构的AlGaN/GaN异质结FET中，阈值电压VT(V)成为反偏压，但是在将上述反偏压施加到栅极电极时，必须避免的是穿透所述电子供应层的隧道电流从所述栅极电极流入到所述沟道层中。为了避免此隧道电流的产生，必须使直接在栅极电极下面，起其势垒作用的所述电子供应层的膜厚度tB通常不低于4nm。

此外，同样在具有使其以增强模式(常关状态)操作的构造的HEMT结构的AlGaN/GaN异质结FET中，通常优选的是所述电子供应层的残余载流子浓度(电离浅施主能级的浓度)在5×1015cm-3至1×1017cm-3的范围内。在使其至少以增强模式(常关状态)操作的情况下，在形成HEMT结构并且将0.9V以下的正向偏差施加到栅极电极以产生在所述电子供应层和沟道层之间的界面处积累的二维电子气时，不适宜的是使由电离受主能级得到的“负”空间电荷存在于整个电子供应层。类似地，不适宜的是在所述电子供应层中进行“组分调制”以产生“负”极化电荷不连续分布的情形。因此，对于电子供应层，通常使用具有不进行“组分调制”的恒定组分的外延膜。

具体地，在具有使其以增强模式(常关状态)操作的构造的HEMT结构的AlGaN/GaN异质结FET中，在肖特基结的势垒高度ΦB(eV)为约0.9eV时，在栅极电极接地的情况(栅极电压为0V的状态)下，必须的是，即使在源极和漏极之间施加电压，也产生电流不实质流动的状态。因此，在肖特基结的势垒高度ΦB(eV)为约0.9eV时，在栅极电极接地的情况(栅极电压为0V的状态)下，必须的是不仅所述电子供应层耗尽，而且所述沟道层耗尽。

在这样的情况下，例如，在所述电子供应层的残余载流子浓度(电离浅施主能级的浓度)和所述沟道层的残余载流子浓度(电离浅施主能级的浓度)各自至少为5×1015cm-3的情况下，在肖特基结的势垒高度ΦB(eV)为约0.9eV时，定义为直接在栅极电极下面的所述电子供应层的膜厚度和所述沟道层的膜厚度之和的有源层厚度a可以在10nm≤a≤30nm的范围内选择。此外，为了在将包括两个端点在内的0.2V至0.9V的正向偏差施加到栅极电极时在上述电子供应层和沟道层之间的界面处产生二维电子气的积累，在所述电子供应层的残余载流子浓度(电离浅施主能级的浓度)为5×1015cm-3时，必须在5nm至15nm范围内选择直接在栅极电极下面的所述电子供应层的膜厚度，此外，在所述电子供应层的残余载流子浓度(电离浅施主能级的浓度)为1×1017cm-3并且所述沟道层的残余载流子浓度(电离浅施主能级的浓度)为5×1015cm-3时，在肖特基结的势垒高度ΦB(eV)为约0.9eV的情况下，定义为直接在栅极电极下面的所述电子供应层的膜厚度和所述沟道层的膜厚度之和的有源层厚度a可以在10nm≤a≤30nm的范围内选择。此外，为了在将包括两个端点在内的0.2V至0.9V的正向偏差施加到栅极电极时在上述电子供应层和沟道层之间的界面处产生二维电子气的积累，在所述电子供应层的残余载流子浓度(电离浅施主能级的浓度)为1×1017cm-3时，必须在5nm至10nm范围内选择直接在栅极电极下面的所述电子供应层的膜厚度。

此外，同样在具有使其以增强模式(常关状态)操作的构造的HEMT结构的AlGaN/GaN异质结FET中，为了通过如上所述向栅极电极施加正向偏差而使在上述电子供应层和沟道层之间的界面处积累的二维电子气的薄膜电荷密度至少不低于1×1012(cm-2)，优选至少在ΔEC≥0.2eV的范围内选择在所述电子供应层和沟道层之间的界面处的导带能量的不连续ΔEC。

在使用AlxGa1-xN(x为0.1≤×≤0.3)作为所述电子供应层时，至于在栅极电极和电子供应层之间形成的肖特基结的势垒高度ΦB(eV)，约0.9eV通常成为上限。因此，为了满足条件ΦB/q≥ΔEC/q+(q/εB)·{(NS·tB)+(Nd·tB2/2)}以实现具有使其以增强模式(常关状态)操作的构造的HEMT结构，不能放大{(NS·tB)+(Nd·tB2/2)}。另一方面，难以使所述电子供应层的膜厚度tB薄于4nm的下限，结果，在增强模式操作的导通状态下，难以放大在所述电子供应层和沟道层之间的界面处积累的二维电子气的薄膜电荷密度(nS)。为了在导通状态下放大在所述电子供应层和沟道层之间的界面处积累的二维电子气的薄膜电荷密度(nS)，有效的是使在栅极电极和电子供应层之间形成的肖特基结的势垒高度ΦB(eV)高。例如，在使用InxAl1-xN(x为0.1≤x≤0.25)代替AlxGa1-xN(x为0.1≤x≤0.3)作为所述电子供应层并且使用InAlN/GaN异质结FET时，可以使肖特基结的势垒高度ΦB(eV)更高。

在根据本发明的场效应晶体管中，在选择使用其处于耗尽(常开)模式的构造时，衬底本身是不显示极化效应的材料，并且在栅极电极和衬底两者都接地的状态下，在半导体层区中存在的极化电荷处于这样的状态，即“负”极化电荷(Q1)通常分布在具有恒定组分的所述电子供应层和表面上的栅极电极(金属)之间的界面处，并且“正”极化电荷(Q2)通常分布在具有恒定组分的所述电子供应层和所述沟道层之间的界面处，并且在电子供应层的组分不恒定时，分别地，分布根据局部组分变化率在所述电子供应层中分布的“正”或“负”极化电荷(∑Q供应)，“负”极化电荷(Q3)分布在所述沟道层和“组分调制”的缓冲层之间的界面处，分布在“组分调制”的缓冲层(∑Q缓冲)的整个内部区域上连续分布的“负”极化电荷，“负”极化电荷(Q4)分布在“组分调制”的缓冲层与AlN成核层的界面处，并且“正”极化电荷(Q5)分布在AlN成核层与衬底表面的界面处。

另一方面，所述电子供应层本身是耗尽的，并且由电离施主能级得到的“正”空间电荷(∑QSD1)存在于此电子供应层内部。此外，同样电离包括在“组分调制”的缓冲层中的浅施主能级，并且衍生自电离施主能级的“正”空间电荷(∑QSD2)也存在于“组分调制”的缓冲层的内部。

此外，所述电子供应层的表面覆盖有栅极电极(金属)和在栅极电极(金属)的两侧中作为钝化膜的介电膜。在许多情况下，在接触栅极电极(金属)的所述电子供应层的表面和接触所述钝化膜的所述电子供应层的表面中，相对深表面能级(深施主能级)存在，并且这些深表面能级(深施主能级)也被电离。结果，在接触栅极电极(金属)的所述电子供应层的表面和接触所述钝化膜的所述电子供应层的表面中，存在衍生自电离的深表面能级(深施主能级)的“正”表面电荷(QSS)。

电中性条件由以下满足从这些电离的施主能级得到的并且固定不动的“正”空间电荷(或由电离的受主能级得到的“负”空间电荷)，在接触栅极电极(金属)的所述电子供应层的表面和接触所述钝化膜的所述电子供应层的表面中定域的“正”表面电荷和在半导体层区中存在的极化电荷，以及在所述沟道层中积累的载流子(电子)。

通常，在所述电子供应层和表面栅极电极(金属)之间的界面处产生的“负”极化电荷(Q1)处于几乎由在接触栅极电极(金属)的所述电子供应层的表面(和接触所述钝化膜的所述电子供应层的表面)中定域的“正”表面电荷(QSS)补偿的状态。即，它成为Q1≈QSS。

此外，考虑到衍生自在“组分调制”的缓冲层中存在的电离施主能级的“正”空间电荷(∑QSD2)很少，在所述沟道层和“组分调制”的缓冲层之间的界面处产生的“负”极化电荷(Q3)，在“组分调制”的缓冲层的整个内部区域上连续分布的“负”极化电荷(∑Q缓冲)和在“组分调制”的缓冲层与AlN成核层之间的界面处产生的“负”极化电荷(Q4)处于几乎由在AlN成核层侧中的界面处产生的“正”极化电荷(Q5)补偿的状态。即，(Q5+∑QSD2)＝(Q3+∑Q缓冲+Q4)成立。

此外，在所述沟道层中积累的载流子(电子)的总量(∑QC)近似地等于在所述电子供应层和沟道层之间的界面处产生的“正”极化电荷(Q2)和由在所述电子供应层内部的电离施主能级得到的“正”空间电荷(∑QSD1)(或由电离的受主能级得到的“负”空间电荷)的算术和(Q2+∑QSD1)。即，(∑QC)＝(Q2+∑QSD1)成立。

整个电中性条件变成(Q5+∑QSD2)+(Q2+∑QSD1)＝(Q3+∑Q缓冲+Q4)+(∑QC)。例如，在所述缓冲层下面的层(AlN成核层侧中的界面)中产生的正极化电荷(Q5)由电子如由于一些原因而注入的热载流子补偿并且Q5减少以保持上述电中性条件时，在所述沟道层中积累的载流子(电子)的总量(∑QC)减少。在Q5暂时性完全消失时，在所述沟道层中积累的载流子(电子)的总量(∑QC)变为(∑QC)＝(∑QSD2)+(Q2+∑QSD1)-(Q3+∑Q缓冲+Q4)。在这样的情况下，考虑到衍生自在“组分调制”的缓冲层中存在的电离施主能级的“正”空间电荷(∑QSD2)很少，在所述沟道层中积累的载流子(电子)的总量(∑QC)大体上降低至(∑QC)＝(Q2+∑QSD1)-(Q3+∑Q缓冲+Q4)的水平。在此阶段中不耗尽所述沟道层中的积累的载流子(电子)的总量(∑QC)的充分条件表示为(Q2+∑QSD1)>(Q3+∑Q缓冲+Q4)。即，作为一般条件，在所述电子供应层产生的“正”电荷的总和(Q2+∑QSD1)大于在“组分调制”的缓冲层内部和在与所述沟道层界面处产生的“负”电荷的总和(Q3+∑Q缓冲+Q4)成为充分条件。

在形成场效应晶体管的情况下，在将反偏压施加到栅极电极从而有效地抑制从GaN沟道层到第一AlGaN层(缓冲层)的电子注入时，改善了夹断特性。此外，在将这样的“组分调制”的AlGaN层(缓冲层)的选择和设置栅极长度Lg相对于有源层厚度a(栅极到沟道的距离；AlGaN电子供应层5的厚度和GaN沟道层4的厚度之和)的纵横比Lg/a在5以上的措施一起使用的情况下，可以实现更好的夹断特性。如果可能，在采用与设置纵横比Lg/a在10以上的措施一起使用的器件结构时，可以在用于毫米波段的GaN型FET或用于亚毫米波段的GaN型FET中实现短沟道效应的更确定抑制。

可以解释的是，由于上述效应，根据本发明的GaN型HJFET在高电压操作的情况下也可以实现在DC增益或RF增益方面的大改进。

上面描述了对于“Al组分调制”的AlGaN层(缓冲层)的实例带来其效果的原理，在所述的“Al组分调制”的AlGaN层(缓冲层)中，进行C面((0001)面)生长，并且在GaN沟道层/第一AlGaN层(缓冲层)/AlN成核层/衬底的构造中，AlxGa1-xN的Al组分x(z)从与AlN成核层的界面到与GaN沟道层的界面单调降低。

类似地，在选择“Al组分调制”的Alx(InyGa1-y)1-xN层(缓冲层)时，也可以实现相同的效果，在所述“Al组分调制”的Alx(InyGa1-y)1-xN层(缓冲层)中，进行C面((0001)面)生长，并且在InyGa1-yN沟道层/缓冲层/AlN成核层/衬底的构造(其中，1>y≥0)中，使用由Alx(InyGa1-y)1-xN构成的Al(InGa)N层作为所述缓冲层，Alx(InyGa1-y)1-xN的Al组分x(z)从与AlN成核层的界面向与InyGa1-yN沟道层的界面到与InyGa1-yN沟道层的界面单调降低。同样在此情况下，更优选的是，提供ΔEc>2kT(k表示玻耳兹曼常数，并且T表示约300K的温度)等，作为对应于在Al(InGa)N层(缓冲层)和InyGa1-yN沟道层之间的界面处的导带能量的不连续ΔEC的势垒(梯级)。因此，优选选择在与InyGa1-yN沟道层的界面处的Alx(InyGa1-y)1-xN的Al组分x(z)xt以变成在上述导带能量的不连续ΔEC的范围内。此外，在Alx(InyGa1-y)1-xN的Al组分x(z)单调降低时，优选保持例如其有效降低百分比

(或δx(z)/δz)在范围内，在这样的情况下，可以采用进行细微阶梯式单调降低的方法，作为Alx(InyGa1-y)1-xN的Al组分x(z)有效单调降低的方面。

在GaN沟道层/“Al组分调制”的AlGaN层/AlN成核层/衬底的构造中，由于GaN的晶格常数a(GaN)＝3.189

和所述缓冲层最上表面(与所述沟道层的界面)的AlxtGa1-xtN的晶格常数a(xt)≈3.189-0.077xt

之间的差值Δa(GaN/AlxtGa1-xtN)为Δa(GaN/AlxtGa1-xtN)＝a(GaN)-a(xt)≈0.077xt

很小，因此不必考虑在GaN沟道层和“Al组分调制”的AlGaN缓冲层之间的界面处晶格失配的影响。

另一方面，在InyGa1-yN沟道层和“Al组分调制”的Al(InGa)N层(缓冲层)之间的界面处，可能出现两个晶格常数之间差值的影响。即，由于作为上层的InyGa1-yN沟道层在晶格失配变大时保持良好的结晶性。可以外延生长的膜厚度的上限(临界膜厚度TC)以相反的比例降低。换言之，在InyGa1-yN沟道层和“Al组分调制”的Al(InGa)N层(缓冲层)之间的界面处的晶格失配变大时，可能变得难以外延生长具有目标膜厚度的InyGa1-yN沟道层。

例如，在使“Al组分调制”的Al(InGa)N层(缓冲层)的最上表面(与所述沟道层的界面)的晶格常数与GaN的晶格常数a(GaN)一致时，在此“Al组分调制”的Al(InGa)N层(缓冲层)的表面上长大的InyGa1-yN中的临界膜厚度TC成为与在GaN的表面上生长的InyGa1-yN中的临界膜厚度TC基本上相同的值。此外，在GaN的表面上进行外延生长时，临界膜厚度TC成为TC≤10nm

的InyGa1-yN的In组分范围是1≥y≥0.22。因此，同样在InyGa1-yN沟道层/缓冲层/AlN成核层/衬底(其中，1>y≥0)的构造中，在InyGa1-yN沟道层的膜厚度在包括两个端点在内的10nm

至50nm

内的情况下，在InyGa1-yN的In组分范围至少在0.22≥y≥0内选择时，可以排除由晶格失配的影响而被影响的可能性。

因此，至于InyGa1-yN沟道层的In组分y，更优选选择In组分y，使得在下列范围内设置AlN的晶格常数a(AlN)和InyGa1-yN的晶格常数a(InyGa1-yN)的失配{(a(InyGa1-yN)-a(AlN))/a(AlN)}。

此外，同样在选择其中采用上述“Al组分调制”的Al(InGa)N层(缓冲层)的AlGaN电子供应层/InyGa1-yN沟道层/缓冲层/AlN成核层/衬底(其中，1>y≥0)的构造时，关于AlGaN电子供应层/InyGa1-yN沟道层，完全可以以类似的方式应用在选择其中采用上面所述的“Al组分调制”的AlGaN层(缓冲层)的AlGaN电子供应层/GaN沟道层/缓冲层/AlN成核层/衬底的构造时使用的“各种条件”。

此外，在其中进行C面((0001)面)生长的InyGa1-yN沟道层/缓冲层/AlN成核层/衬底(其中，1>y≥0)构造中，在选择＂Ga组分调制的＂Al(InGa)N层(缓冲层)时也可以实现相同的效果，所述的＂Ga组分调制的＂Al(InGa)N层(缓冲层)使用由Alx(InyGa1-y)1-xN构成的Al(InGa)N层作为所述缓冲层，并且其中Alx(InyGa1-y)1-xN的Al组分x从与AlN成核层的界面到与Iny0Ga1-y0N沟道层的界面恒定，但是Ga组分(1-x)·(1-y(z))单调降低。

同样在此情况下，在形成Al(InGa)N层(缓冲层)的Alx(InyGa1-y)1-xN中，所述导带边缘相对于Iny0Ga1-y0N的能量差值ΔEC向深度方向(Z-轴方向)单调降低。另一方面，Alx(InyGa1-y)1-xN的晶格常数向深度方向(Z-轴方向)单调增加。结果，实现了相同的效果。此外，同样在此情况下，更优选的是，提供ΔEc>2kT(k表示玻耳兹曼常数，并且T表示约300K的温度)等，作为对应于在Al(InGa)N层(缓冲层)和InyGa1-yN沟道层之间的界面处的导带能量的不连续ΔEC的势垒(梯级)。

同样在此InyGa1-yN沟道层/“Ga组分调制”的Al(InGa)N层(缓冲层)的构造中，在Iny0Ga1-y0N沟道层/“Ga组分调制”的Al(InGa)N层(缓冲层)之间的界面处的晶格失配变大时，可能难以外延生长具有目标膜厚度的InyGa1-yN沟道层。

例如，在使“Ga组分调制”的Al(InGa)N层(缓冲层)的最上表面(与所述沟道层的界面)的晶格常数与GaN的晶格常数a(GaN)一致时，在此“Ga组分调制”的Al(InGa)N层(缓冲层)的表面上长大的InyGa1-y0N中的临界膜厚度TC成为与在GaN表面上生长的Iny0Ga1-y0N中的临界膜厚度TC基本上相同的值。此外，在GaN的表面上进行外延生长时，其临界膜厚度TC成为TC≤10nm

的Iny0Ga1-y0N的In组分范围是1≥y0≥0.22。因此，同样在Iny0Ga1-y0N沟道层/“Ga组分调制”的Al(InGa)N缓冲层/AlN成核层/衬底(其中，1>y0≥0)的构造中，在Iny0Ga1-y0N沟道层的膜厚度在包括两个端点值在内的10nm(100

至50nm(500

的情况下，在Iny0Ga1-y0N的In组分范围至少在0.22≥y0≥0内选择时，可以排除由晶格失配的影响而被影响的可能性。

因此，至于Iny0Ga1-y0N沟道层的In组分y0，更优选选择In组分y0，使得在下列范围内设置AlN的晶格常数a(AlN)和InyGa1-yN的晶格常数a(InyGa1-yN)的失配{(a(Iny0Ga1-y0N)-a(AlN))/a(AlN)}。

此外，同样在选择其中采用上述“Ga组分调制”的Al(InGa)N层(缓冲层)的AlGaN电子供应层/InyGa1-yN沟道层/缓冲层/AlN成核层/衬底(其中，1>y≥0)的构造时，至于AlGaN电子供应层/InyGa1-yN沟道层，完全可以以类似的方式应用在选择其中采用上面所述的“Al组分调制”的AlGaN层(缓冲层)的AlGaN电子供应层/GaN沟道层/缓冲层/AlN成核层/衬底的构造时使用的“各种条件”。

此外，在其中进行C面((0001)面)生长的Iny0Ga1-y0N沟道层/缓冲层/AlN成核层/衬底(其中，1>y0≥0)的构造中，在下面的情况下，也可以实现相同的效果使用由Alx(InyGa1-y)1-xN构成的Al(InGa)N层作为所述缓冲层，连续地改变Al组分x(z)和Ga组分[(1-x)(z))·(1-y(z))]，使得Alx(InyGa1-y)1-xN的所述导带边缘相对于Iny0Ga1-y0N的能量差ΔEC可以在此深度方向(z-轴方向)上从与AlN成核层的界面到与Iny0Ga1-y0N沟道层的界面单调降低，但是同时，Alx(InyGa1-y)1-xN的晶格常数可以向深度方向(z-轴方向)单调增加。此外，同样在此情况下，更优选的是，提供ΔEc>2kT(k表示玻耳兹曼常数，并且T表示约300K的温度)等，作为对应于在Al(InGa)N层(缓冲层)和InyGa1-yN沟道层之间的界面处的导带能量的不连续ΔEC的势垒(梯级)。

另一方面，同样在InyGa1-yN沟道层和“Al和Ga组分调制”的Al(InGa)N层(缓冲层)之间的界面处，根据其组分的选择，可能出现两个晶格常数之间的大差别。由于晶格失配，在“Al和Ga组分调制”的Al(InGa)N层(缓冲层)的表面上外延生长的InyGa1-yN薄膜中积累形变应力。此形变应力随着InyGa1-yN薄膜的膜厚度增加而增加。在积累的形变应力超过阈值时，晶体缺陷如失配位错被迅速引入到InyGa1-yN薄膜中，因此，结晶性迅速降低。导致此结晶性迅速降低的膜厚度(临界膜厚度TC)以与晶格失配的大小成反比例地降低。换言之，在Iny0Ga1-y0N沟道层/“组分调制”的Al(InGa)N层(缓冲层)之间的界面处的晶格失配变大时，可能难以外延生长具有目标膜厚度的Iny0Ga1-y0N沟道层。

例如，在使“组分调制”的Al(InGa)N层(缓冲层)的最上表面(与所述沟道层的界面)的晶格常数与GaN的晶格常数a(GaN)一致时，在此“组分调制”的Al(InGa)N层(缓冲层)的表面上长大的InyGa1-y0N中的临界膜厚度TC成为与在GaN的表面上生长的Iny0Ga1-y0N中的临界膜厚度TC基本上相同的值。此外，在GaN的表面上进行外延生长时，其临界膜厚度TC成为TC≤10nm(100

的Iny0Ga1-y0N的In组分范围是1≥y0≥0.22。因此，同样在Iny0Ga1-y0N沟道层/“Ga组分调制”的Al(InGa)N缓冲层/AlN成核层/衬底(其中，1>y0≥0)的构造中，在Iny0Ga1-y0N沟道层的膜厚度在包括两个端点值在内的10nm(100

至50nm(500

)内的情况下，在Iny0Ga1-y0N的In组分至少在0.22≥y0≥0的范围内选择时，可以排除由晶格失配的影响而被影响的可能性。

因此，至于Iny0Ga1-y0N沟道层的In组分y0，更优选选择In组分y0，使得在下列范围内选择AlN的晶格常数a(AlN)和InyGa1-yN的晶格常数a(InyGa1-yN)的失配{(a(Iny0Ga1-y0N)·a(AlN))/a(AlN)}。

(0.154/3.112)≥{(a(Iny0Ga1-y0N)-a(AlN))/a(AlN)}≥(0.077/3.112) 此外，同样在选择其中采用上述“Al和Ga组分调制”的Al(InGa)N层(缓冲层)的AlGaN电子供应层/InyGa1-yN沟道层/缓冲层/AlN成核层/衬底(其中，1>y≥0)的构造时，至于AlGaN电子供应层/InyGa1-yN沟道层，完全可以以类似的方式应用在选择其中采用上面所述的“Al组分调制”的AlGaN层(缓冲层)的AlGaN电子供应层/GaN沟道层/缓冲层/AlN成核层/衬底的构造时使用的“各种条件”。

(示例性实施方案2) 图2示意性显示实际使用在上述第一示例性实施方案中示例的第二AlGaN层/GaN层/第一AlGaN层/AlN成核层/衬底的构造制备的第III族氮化物半导体异质结FET的剖面结构，以实际证实在上述第一示例性实施方案中示例的第二AlGaN层/GaN层/第一AlGaN层/AlN成核层/衬底的构造的效果。

通过使用作为衬底1的SiC的C面((0001)面)，并且通过MOCVD生长方法在该表面上进行每一层的C面((0001)面)生长，制备出具有第二AlGaN层/GaN层/第一AlGaN层/AlN成核层/衬底的构造的多层外延层。首先，在用作衬底1的SiC的C面上，在低温生长条件下形成膜厚度为200nm的未掺杂AlN层。由该低温生长未掺杂AlN膜构成的AlN成核层2本身起着绝缘成核层的功能。随后，相继在正常高温生长条件下在AlN成核层2上外延生长膜厚度为1μm(1000nm)的未掺杂AlGaN缓冲层3，膜厚度为10nm的未掺杂GaN沟道层4和膜厚度为45nm的未掺杂AlGaN电子供应层5。

在此第二示例性实施方案中，选择未掺杂AlGaN缓冲层3，使得AlxGa1-xN的Al组分x(z)可以从与AlN成核层2的界面到与未掺杂GaN沟道层4的界面单调降低，即向膜厚度方向(z-轴方向)单调降低。在第二示例性实施方案中，分别地，在与GaN沟道层4的界面(z＝1μm)处选择AlxGa1-xN的Al组分x(z＝1μm)≡xt为xt＝0.05，并且在与AlN成核层2的界面(z＝0)处选择AlxGa1-xN的Al组分x(z＝0μm)≡xb为xb＝0.30。此外，在未掺杂AlGaN电子供应层5中，设置Al组分x为恒定，并且选择x＝0.2的Al0.2Ga0.8N。

在所制备的并且使用上述线性“Al组分调制”的AlGaN缓冲层的多层外延膜中，整个多层外延膜的薄膜电阻rs为

，薄膜载流子浓度为9.50×1012cm-2，并且迁移率为1600cm2/Vs。另一方面，在使用GaN缓冲层的常规多层外延膜中，薄膜电阻rs为550Ω/□，薄膜载流子浓度为1.05×1013cm-2，并且迁移率为1600cm2/Vs。

源极电极6和漏极电极7形成与未掺杂AlGaN电子供应层5的表面的欧姆接触，并且在源极电极6和漏极电极7之间形成栅极电极8。此外，源极电极6和栅极电极8之间以及栅极电极8和漏极电极7之间的AlGaN电子供应层5的表面用SiN的介电膜9覆盖，并且给予表面保护。此外，尽管图1中未清楚地显示，但是选择栅极电极8的位置，使得栅极电极8和漏极电极7之间的间隔可以宽于源极电极6和栅极电极8之间的间隔。

具体地，预先形成覆盖在源极电极6和漏极电极7之间的AlGaN电子供应层5的表面的SiN膜，并且在此SiN膜中的预定位置形成用于形成栅极电极8的开口。蚀刻在开口中暴露的AlGaN电子供应层5的表面，并且形成浅凹进部分。在此浅凹进部分中制备栅极电极8，并且采用具有凹型栅极的构造。

将简单地描述在图2中所示的此示例性实施方案的AlGaN/GaN型HJFET的制备方法。为了在完成一系列外延生长之后实现FET之间的器件间分离，使用掩模蚀刻方法围绕每个器件进行达到GaN沟道层4的台面蚀刻。即，在此区域中，进行未掺杂AlGaN电子供应层5的蚀刻去除，并且形成器件间分离台面。随后，例如，蒸镀金属如Ti/Au，并且使用具有与在AlGaN电子供应层5的表面上安置的源极电极6和漏极电极7匹配形状的光致抗蚀剂掩模，使用升高(lift-off)法进行成为预定形状的图案化。通过进行金属层如Ti/Au(厚度为10nm至200nm)的退火处理而呈现欧姆接触，所述的金属层在惰性气体流中，于800℃进行1至3分钟图案化处理，成为这些预定形状。

接着，例如，通过采用气相沉积方法如等离子体CVD方法，形成膜厚度为80nm的SiN膜，使得可以覆盖整个表面。使用抗蚀刻掩模，进行选择性蚀刻，并且在覆盖源极电极6和漏极电极7之间的AlGaN电子供应层5的表面的SiN膜上，在预定位置形成用于形成栅极电极8的开口。此外，在形成用于形成上述开口的抗蚀刻掩模时，为了实现0.15μm的目标宽度，采用电子束光刻法。

稍微蚀刻在开口中暴露的AlGaN电子供应层5的表面，并且形成浅凹进部分。此外，在此示例性实施方案中，选择此凹进深度为25nm。因此，直接在凹进部分的下面，AlGaN电子供应层5的厚度在蚀刻后成为20nm。

随后，在上述开口下面并且使用抗蚀刻掩模进行凹进形成的AlGaN电子供应层5的表面上，蒸镀并且升起栅极金属如Ni/Au(厚度为10nm至200nm)，并且进行成为预定形状的图案化。在这样的情况下，使用图案化的栅极电极9作为栅极电极，其具有T-型剖面形状，并且其一部分覆盖邻近开口(凹进部分)的SiN膜表面。对于开口(凹进部分)，此T-型顶面形状排列和大小的尺寸精确度为10nm，并且将电子束光刻法用于升起用抗蚀刻掩模的曝光。

在栅极电极8的形成完成时，在源极电极6和栅极电极8之间和在栅极电极8和漏极电极7之间的AlGaN电子供应层5的表面成为被SiN膜覆盖的状态，并且将此残余SiN膜原样用作介电膜9。

制备的AlGaN/GaN型HJFET成为使用在AlGaN电子供应层5和GaN沟道层4之间的界面产生的二维电子气的所谓HEMT型FET。其栅极长度Lg等价于在上述开口下面的凹进部分的宽度中的0.15μm。栅极长度Lg相对于有源层厚度(栅极到沟道的距离)a的纵横比Lg/a变成Lg/a≈150/30＝5，因为有源层厚度a等价于直接在凹进部分下面并且在蚀刻后保留的AlGaN电子供应层5的厚度和所述沟道层的厚度之和，即，30nm。

另一方面，对于形成进行“Al组分调制”的上述载流子的AlGaN缓冲层3的AlxGa1-xN(0.30≥x≥0.05)，在暂时性制备具有相应均匀Al组分的未掺杂AlxGa1-xN层时，残余载流子是电子，并且残余载流子浓度n取决于生长条件和Al组分，并且通常离散成约为1014至1015个载流子cm-3的程度。此外，在此第二示例性实施方案中，进行设置，使得形成未掺杂AlGaN层3的AlxGa1-xN的Al组分x(z)从与AlN成核层2的界面(z＝0)到与GaN沟道层4的界面(z＝1μm)线性降低。即，整个AlGaN缓冲层3的膜厚度t缓冲为1μm，并且Al组分x(z)表示如下，作为深度方向(Z轴向)上的厚度(z/μm)的函数。

x(z)＝xt·z+xb·(1-z) 　　　　　＝0.05z+0.30(1-z) 在上述多层外延膜的构造中，在进行此线性“Al组分调制”的未掺杂AlGaN缓冲层3中产生的极化电荷密度；σ(P)/e cm-3(其中，e表示电子的电荷(单位电荷))是负极化电荷，其中在参考图8中所示的估计结果时，σ(P)/e≈1.1×1017cm-3这样的程度。即，在进行“Al组分调制”的未掺杂AlGaN缓冲层3中感生的负极化电荷的密度σ(P)/e≈1.1 x 1017cm-3，超过了约1014至1015cm-3的估计残余载流子浓度n。因此，此感生负极化电荷可以完全补偿对应于上述残余载流子(电子)密度n并且由未掺杂AlGaN缓冲层3中存在的电离杂质水平(或有意掺杂的具有相对低浓度的施主能级)得到的正空间电荷。因而，它成为这样的状态通过在进行＂Al组分调制＂的未掺杂AlGaN缓冲层3的残余负极化电荷，存在约1016cm-3的负空间电荷。有效地，进行“Al组分调制”的未掺杂AlGaN缓冲层3起着等价于其中存在约1016cm-3的负空间电荷的p-层的功能。

图9示意性地图示了直接在上述AlGaN/GaN型HJFET的栅极电极9下面的所述多层外延膜的能带图。由于进行“Al组分调制”的未掺杂AlGaN缓冲层3起着等价于其中有效地存在约1016cm-3的负空间电荷的p-层的功能，此区域的导带边缘的能量位置在保持凸起形状的情况下从与AlN成核层2的界面(z＝0)到与GaN沟道层4的界面(z＝1μm)降低。因此，在未掺杂AlGaN缓冲层3和GaN沟道层4之间的界面(z＝1μm)，由于显示凸起形状的所述导带边缘的能量梯度，除了对应于导带能量的不连续ΔEC的势垒(梯级)外，还抑制了越过上述势垒(梯级)向未掺杂AlGaN缓冲层3中的电子注入。

上述AlGaN/GaN型HJFET具有这样的构造在形成进行“Al组分调制”的未掺杂AlGaN层3的AlxGa1-xN中，Al组分x(z)从与AlN成核层2的界面(z＝0)向与InAlGaN沟道-背面势垒层10的界面(z＝1μm)连续降低。在选择Al组分x(z)以窄的厚度梯级Δz阶梯式降低代替其组分连续变化的上述AlxGa1-xN的构造时，变成在每个厚度梯级δz形成的界面处的薄膜中出现极化电荷σ(P)＝{P(x(z))-P(x(z+δz))}的状态。在这样的情况下，有效极化电荷密度成为σ(P)/δz＝{P(x(z))-P(x(z+δz))}/δz＝-[{P(x(z+δz))-P(x(z))}/δx(z)·δx(z)/δz，并且在厚度梯级δz足够小时，它成为基本上在与上述微分符号中的值的差内。

此外，未掺杂AlGaN缓冲层3和GaN沟道层4之间的界面(z＝1μm)，由于具有Al组分x＝0.05的AlxGa1-xN和GaN之间的极化P之差，估计以接近2×1012(/cm2)的最大薄膜电荷密度产生负极化电荷。在这些的程度，对界面附近的带形状和在GaN沟道层中贮存的沟道载流子密度的影响不是太大。这是因为由在正常AlGaN/GaN异质结HJFET(Al组分为0.2等)中的AlGaN/GaN异质结感生的二维电子气的载流子的薄膜电荷浓度为约1013(/cm2)，这大了约一个数量级。此外，在此示例性实施方案中，选择GaN沟道层4的膜厚度为10nm，并且在这样未掺杂AlGaN缓冲层3和GaN沟道层4之间的界面(z＝1μm)处感生的负极化电荷降低在AlGaN电子供应层5和GaN沟道层4之间的界面处产生的二维电子气的总量的作用是有限的。

同样在根据此示例性实施方案的场效应晶体管中，在选择使其以耗尽模式(常开状态)操作的构造时，在衬底本身是不显示极化效应的材料并且将栅极电极和衬底都接地的状态下，在半导体层区中存在的极化电荷成为这样的状态“负”极化电荷(Q1)通常分布在具有恒定组分的所述电子供应层和表面上的栅极电极(金属)之间的界面处，“正”极化电荷(Q2)通常分布在具有恒定组分的所述电子供应层和所述沟道层之间的界面处，并且在电子供应层的组分不恒定时，分别地，分布根据局部组分比率在所述电子供应层中分布的“正”或“负”极化电荷(∑Q供者)，“负”极化电荷(Q3)分布在所述沟道层和“组分调制”的缓冲层之间的界面处，分布在“组分调制”的缓冲层的整个内部区域上连续分布的“负”极化电荷(∑Q缓冲)，“负”极化电荷(Q4)分布在“组分调制”的缓冲层与AlN成核层的界面处，并且“正”极化电荷(Q5)分布在AlN成核层与衬底表面的界面处。

另一方面，所述电子供应层本身被耗尽，并且由电离施主能级得到的“正”空间电荷(∑QSD1)存在于此电子供应层内部。此外，包括在“组分调制”的缓冲层中的浅施主能级也被电离，并且衍生自电离施主能级的“正”空间电荷(∑QSD2)也存在于“组分调制”的缓冲层的内部。

此外，所述电子供应层的表面覆盖有栅极电极(金属)和在栅极电极(金属)的两侧中作为钝化膜的介电膜。在许多情况下，在接触栅极电极(金属)的所述电子供应层的表面和接触所述钝化膜的所述电子供应层的表面中，比较深表面能级(深施主能级)存在，并且这些深表面能级(深施主能级)也被电离。结果，在接触栅极电极(金属)的所述电子供应层的表面和接触所述钝化膜的所述电子供应层的表面中，存在衍生自电离的深表面能级(深施主能级)的“正”表面电荷(QSS)。

电中性条件由以下满足从这些电离的施主能级得到的并且固定不动的“正”空间电荷(或由电离的受主能级得到的“负”空间电荷)、在接触栅极电极(金属)的所述电子供应层的表面和接触所述钝化膜的表面中定域的“正”表面电荷和在半导体层区中存在的极化电荷，以及在所述沟道层中积累的载流子(电子)。

通常，在所述电子供应层和表面栅极电极(金属)之间的界面处产生的“负”极化电荷(Q1)处于几乎由在接触栅极电极(金属)的所述电子供应层的表面(和接触所述钝化膜的所述电子供应层的表面)中定域的“正”表面电荷(QSS)补偿的状态。即，它成为Q1≈QSS。

此外，考虑到衍生自在“组分调制”的缓冲层中存在的电离施主能级的“正”空间电荷(∑QSD2)很少，在所述沟道层和“组分调制”的缓冲层之间的界面处产生的“负”极化电荷(Q3)，在“组分调制”的缓冲层的整个内部区域上连续分布的“负”极化电荷(∑Q缓冲)和在“组分调制”的缓冲层与AlN成核层之间的界面处产生的“负”极化电荷(Q4)处于几乎由在AlN成核层侧中的界面处产生的“正”极化电荷(Q5)补偿的状态。即，(Q5+∑QSD2)＝(Q3+∑Q缓冲+Q4)成立。

此外，在所述沟道层中积累的载流子(电子)的总量(∑QC)近似地等于在所述电子供应层和沟道层之间的界面处产生的“正”极化电荷(Q2)和由在所述电子供应层内部的电离施主能级得到“正”空间电荷(∑QSD1)(或由电离的受主能级得到的“负”空间电荷)的算术和(Q2+∑QSD1)。即，(∑QC)＝(Q2+∑QSD1)成立。

整个电中性条件变成(Q5+∑QSD2)+(Q2+∑QSD1)＝(Q3+∑Q缓冲+Q4)+(∑QC)。例如，在所述缓冲层下面的层(AlN成核层侧中的界面)中产生的正极化电荷(Q5)由电子如由于一些原因而注入的热载流子补偿并且Q5减少以保持上述电中性条件时，在所述沟道层中积累的载流子(电子)的总量(∑QC)减少。在Q5暂时性完全消失时，在所述沟道层中积累的载流子(电子)的总量(∑QC)变为(∑QC)＝(∑QSD2)+(Q2+∑QSD1)-(Q3+∑Q缓冲+Q4)。在这样的情况下，考虑到衍生自在“组分调制”的缓冲层中存在的电离施主能级的“正”空间电荷(∑QSD2)很少，在所述沟道层中积累的载流子(电子)的总量(∑QC)大体上降低至(∑QC)＝(Q2+∑QSD1)-(Q3+∑Q缓冲+Q4)的水平。在此阶段中不耗尽所述沟道层中的积累的载流子(电子)的总量(∑QC)的充分条件表示为(Q2+∑QSD1)>(Q3+∑Q缓冲+Q4)。即，作为一般条件，在所述电子供应层产生的“正”电荷的总和(Q2+∑QSD1)大于在“组分调制”的缓冲层内部和在与所述沟道层界面处产生的“负”电荷的总和(Q3+∑Q缓冲+Q4)成为充分条件。

至于此示例性实施方案，为了满足上述充分条件，适宜的是采用下列构造。

即，在第二AlGaN层(AlGaN电子供应层)/GaN层(GaN沟道层)/第一AlGaN层(“Al组分调制”的AlGaN缓冲层)/AlN成核层/衬底的构造中，理想的是，使至少在所述第一AlGaN层(“Al组分调制”的AlGaN缓冲层)中连续分布的“负”极化电荷的总和小于在AlGaN电子供应层和GaN沟道层之间的界面处的“正”极化电荷的总和。由于在所述第一AlGaN层(“Al组分调制”的AlGaN缓冲层)中连续分布的“负”极化电荷取决于“Al组分调制”的AlGaN缓冲层中的Al组分x(z)的变化率

，所以不理想的是过分地放大Al组分x(z)的变化率

。如上所述，Al组分x(z)的变化率

在满的范围内是充分的，并且不理想的是过分放大它。通常，优选Al组分x(z)的变化率

在范围内选择。

在选择上述Al组分变化率时，“Al组分调制”的AlGaN缓冲层由于在其中连续分布的“负”极化电荷而成为p-样状态，并且即使将“Al组分调制”的AlGaN缓冲层和GaN沟道层之间的界面处的Al组分xt设置成xt＝0，也可以有效地抑制从所述沟道层到所述缓冲层的电子注入，此外，为了在“Al组分调制”的AlGaN缓冲层和GaN沟道层之间的界面处提供如上所述的带势垒，优选使在此界面处的“Al组分调制”的AlGaN缓冲层的Al组分xt为至少0.05以上。例如，在使“Al组分调制”的AlGaN缓冲层的膜厚度t缓冲为1μm的情况下，在将“Al组分调制”的AlGaN缓冲层的最上表面的Al组分xt设置在xt＝0.05并且Al组分x(z)的变化率

在的范围内选择时，“Al组分调制”的AlGaN缓冲层的最下表面的Al组分xb在0.35≥xb≥0.10的范围内选择。

另一方面，在通常由具有恒定Al组分的AlGaN形成AlGaN电子供应层时，至于Al组分，为了提供对于在AlGaN电子供应层和GaN沟道层之间的界面处积累载流子(电子)所必需的带势垒，优选此AlGaN电子供应层的Al组分xs至少在0.15以上的范围内，并且更优选在050≥xs≥0.20的范围内。

暂时地，即使在使“Al组分调制”的AlGaN缓冲层的膜厚度t缓冲为1μm并且将“Al组分调制”的AlGaN缓冲层的最上表面的Al组分xt设置在xt＝0.00的情况下，在Al组分x(z)的变化率

在的范围内选择时，“Al组分调制”的AlGaN缓冲层的Al组分x(z)的平均值x(z)av.成为x(z)av.≈1/2·(xt+xb)，因此成为在0.175≥x(z)av.≥0.05的范围内。此外，例如，在使“Al组分调制”的AlGaN缓冲层的膜厚度t缓冲为1μm，将“Al组分调制”的AlGaN缓冲层的最上表面的Al组分xt设置在xt＝0.05以上，并且Al组分x(z)的变化率

在的范围内选择时，“Al组分调制”的AlGaN缓冲层的Al组分x(z)的平均值x(z)av.成为x(z)av.≈1/2·(xt+xb)，因此成为在0.20≥x(z)av.≥0.075的范围内。因此，基于上述条件，在比较AlGaN电子供应层的Al组分xs的平均值xsav.与“Al组分调制”的AlGaN缓冲层的Al组分x(z)的平均值x(z)av.时，优选将其设置为xsav.≥x(z)av.。

此外，参考图8，在“Al组分调制”的AlGaN缓冲层中，在Al组分x(z)的变化率

在的范围内选择时，“Al组分调制”的AlGaN缓冲层中产生的感生负极化电荷的密度σ(P)/e成为1.6×1017cm-3≥|σ(P)/e|≥4×1016cm-3。换言之，通过在未掺杂AlGaN缓冲层中的残余载流子(电子)密度n不超过1.6×1017cm-3的上述范围内，并且至少在1.5×1017cm-3≥n≥1×1014cm-3的范围内，并且优选在1×1017cm-3≥n≥1×1015cm-3的范围内使用本发明的“Al组分调制”的AlGaN缓冲层。发挥出由连续感生“负”极化电荷补偿的效果。因此，优选采用外延生长方法和适宜于使其在上述残余载流子(电子)密度n范围内的条件下长大“Al组分调制”的AlGaN缓冲层。例如，在通过采用MOVPE方法，生长在0.45以下并且优选0.35以下的Al组分的范围内的AlGaN时，可以使其在上述残余载流子(电子)密度n的范围(例如，1×1017cm-3≥n)内。

在未掺杂AlGaN缓冲层3和GaN沟道层4之间的界面(z＝1μm)处存在的上述带势垒具有提高进入到GaN沟道层4的载流子(电子)限制效应的功能，并且发挥出提高获得的AlGaN/GaN型HJFET的夹断特性的作用。此外，在具有图2中所示构造的AlGaN/GaN型HJFET中，有源层厚度(栅极到沟道的距离)a等价于直接在栅极电极8下面的AlGaN电子供应层5的厚度和GaN沟道层4的厚度之和，并且在栅极长度Lg相对于有源层厚度(栅极到沟道的距离)a的纵横比Lg/a通过缩短栅极长度Lg而变短时，容易引起短沟道效应，但是在夹断特性提高的情况下，也发挥出抑制此短沟道效应的作用。

在上述的此实施方案中，在使整个未掺杂AlGaN缓冲层3的膜厚度为1μm时，分别地，在与GaN沟道层4的界面(z＝1μm)处选择AlxGa1-xN的Al组分x(z＝1μm)≡xt为xt＝0.05，并且在与AlN成核层2的界面(z＝0)处选择AlxGa1-xN的Al组分x(z＝0μm)≡xb为xb＝0.30，并且获得在进行“Al组分调制”的此未掺杂AlGaN缓冲层3中感生的负极化电荷的密度σ(P)/e≈1.1×1017cm-3。在使进行“Al组分调制”的未掺杂AlGaN缓冲层3中感生的负极化电荷的密度σ(P)/e为至少1 x 1016cm-3以上时，进行“Al组分调制”的未掺杂AlGaN缓冲层3显示出有效等价于p-层的功能。在参考图8中所示的估计结果的情况下，在使整个未掺杂AlGaN缓冲层3的膜厚度为1μm时，在与GaN沟道层4的界面(z＝1μm)处选择AlxGa1-xN的Al组分x(z＝1μm)≡xt为xt＝0.05，并且在与AlN成核层2的界面(z＝0)处选择AlxGa1-xN的Al组分x(z＝0μm)≡xb为xb≥0.10时，满足上述条件。即，在使整个未掺杂AlGaN缓冲层3的膜厚度为1μm时，在与GaN沟道层4的界面(z＝1μm)处选择AlxGa1-xN的Al组分x(z＝1μm)≡xt为xt＝0.05，并且在与AlN成核层2的界面(z＝0)处选择AlxGa1-xN的Al组分x(z＝0μm)≡xb为xb＝0.1至0.2时，它成为发挥充分效果的状态。

图10示出了这样情况的IV特性对于此示例性实施方案的AlGaN/GaN型HJFET，即，通过分别地，在与GaN沟道层4的界面(z＝1μm)处选择AlxGa1-xN的Al组分x(z＝1μm)≡xt为xt＝0.05，并且在与AlN成核层2的界面(z＝0)处选择AlxGa1-xN的Al组分x(z＝0μm)≡xb为xb＝0.30而制备的FET，在使整个未掺杂AlGaN缓冲层3的膜厚度为1μm时，使栅极长度Lg为0.15μm。根据图10中所示的Id-Vd特性的测量结果，即使在栅极长度Lg短至0.15μm，也获得了良好的夹断特性。此外，在由欧姆电极相对于保持离开8μm的图案作为间隙空间的情况下评价缓冲层泄漏电流时，在100V应用的情况下，在内部照明下，它是足够的，低至5×10-10

另一方面，在具有使用图5中所示的未掺杂GaN缓冲层的常规结构的AlGaN/GaN型HJFET发挥出图7中所示的Id-Vd特性，但是夹断特性不佳。此外，在由欧姆电极相对于保持离开8μm的图案作为间隙空间的情况下评价缓冲层泄漏电流时，在100V应用的情况下，在内部照明下，它为5×10-8

这在考虑到高电压操作的应用不能令我们满意。

在将其与具有使用此GaN缓冲层的常规结构的AlGaN/GaN型HJFET比较时，极大地改善了此示例性实施方案的AlGaN/GaN型HJFET的夹断特性。同时，也改善了缓冲击穿电压。因此，在与具有使用未掺杂GaN缓冲层的常规结构的AlGaN/GaN型HJFET比较中，此示例性实施方案的AlGaN/GaN型HJFET在高电压操作的情况下可以极大地改善DC增益和RF增益。

此外，在此示例性实施方案中，对于进行“Al组分调制”的未掺杂AlGaN缓冲层3，将其Al组分x(z)设置成从与AlN成核层2的界面(z＝0)到与GaN沟道层4的界面(z＝1μm)线性降低，并且也使形成它的AlxGa1-xN本身的导带边缘的能量Ec也从与AlN成核层2的界面(z＝0)到与GaN沟道层4的界面(z＝1μm)线性降低。另一方面，在未掺杂AlGaN缓冲层3中，在选择Al组分x(z)的降低百分率

使得

可以从与AlN成核层2的界面(z＝0)到与GaN沟道层4的界面(z＝1μm)降低时，AlxGa1-xN本身的导带边缘的能量Ec(x)的变化率

从与AlN成核层2的界面(z＝0)到与GaN沟道层4的界面(z＝1μm)降低(因此，在不考虑极化效应时表示导带边缘能级的曲线成为凸起形状)。在这样的情况下，由于将AlxGa1-xN本身的导带边缘的能量Ec(x)的变化率

降低的效果也添加到极化电荷的作用，因此在与GaN沟道层4的界面(z＝1μm)附近，未掺杂AlGaN缓冲层3的导带边缘的能量位置梯度变得更大。因此，进一步提高了抑制从GaN沟道层4到未掺杂AlGaN缓冲层3中的电子注入的效果。

此外，尽管此示例性实施方案使用进行“Al组分调制”的未掺杂AlGaN缓冲层3并且采用残余载流子是电子的条件，但是在暂时改变外延生长方法或生长条件，并且关于未掺杂AlGaN缓冲层3本身选择残余载流子成为空穴的条件时，未掺杂AlGaN缓冲层3本身成为p-层，因此，所述导带边缘的梯度显示进一步凸起的形状。备选地，在使用有意使受主低浓度掺杂的p-型AlGaN缓冲层代替未掺杂AlGaN缓冲层时，所述导带边缘的梯度显示再进一步凸起的形状。

类似于上述GaN沟道层/“Al组分-调制”的AlGaN缓冲层的类型，同样在InyGa1-yN沟道层/Iny(AlxGa1-x)1-yN缓冲层的普遍类型中，在使In组分y恒定并且进行将Al组分(x(1-y))从衬底侧到与所述沟道层的界面降低的“Al组分调制”时，可以产生在Iny(AlxGa1-x)1-yN缓冲层连续分布的“负”极化电荷。

此外，在GaN沟道层/Alx(InyGa1-y)1-xN缓冲层的类型中，在使Al组分x恒定并且进行将In组分(1-x)y)从衬底侧到与所述沟道层的界面增加的“In组分调制”时，可以产生在Alx(InyGa1-y)1-xN缓冲层中连续分布的“负”极化电荷。例如，在将Al组分x固定在x＝0.3，并且使整个未掺杂Alx(InyGa1-y)1-xN缓冲层的膜厚度为1μm时，通过使In组分[(1-x)y](z＝0μm)在与所述成核层的界面(z＝0)处为[(1-x)y]＝0并且使In组分[(1-x)y](z＝1μm)在与GaN沟道层的界面(z＝1μm)处为[(1-x)y]＝0.066而使用In组分线性增加的“In组分调制”。在这样的情况下，x)y的晶格常数几乎与GaN的晶格常数一致，并且产生在“In组分调制”的Alx(InyGa1-y)1-xN缓冲层中以7.18×1016(cm-3)的电荷密度连续分布的“负”极化电荷。因此，可以补偿在“In组分调制”的Alx(InyGa1-y)1-xN缓冲层中约1015cm-3的估计残余载流子浓度n。

此外，在GaN沟道层和Alx(InyGa1-y)1-xN缓冲层之间的界面处，导带能量的不连续ΔEC变为ΔEC＝424meV，并且形成对应于此值的势垒(梯级)。

此外，在InycGa1-ycN沟道层/Inybuf(AlxbufGa1-xbuf)1-ybufN缓冲层的类型中，还可以通过如下方法产生在使用“(Al组分和In组分)调制”的缓冲层中连续分布的“负”极化电荷同时改变所述缓冲层的In组分ybuf和Al组分[xbuf(1-ybuf)]，并且从衬底侧到与所述沟道层的界面逐渐降低Al组分[xbuf(1-ybuf)]并且逐渐增加In组分。即，通过进行“(Al组分和In组分)调制”使得Inybuf(AlxbufGa1-xbuf)1-ybufN四元体系混合晶体的晶格常数a(Inybuf(AlxbufGa1-xbuf)1-ybufN)可以逐渐增加，可以补偿在所述缓冲层中的约1015cm-3的估计的残余载流子浓度n，并且另一方面，在从衬底侧前进到与所述沟道层的界面的方向上，导带边缘能量EC可以逐渐降低，并且产生衍生自自发极化和压电极化变化并且连续分布的“负”极化电荷。当然，在与InycGa1-ycN沟道层的界面处，使Inybuf(AlxbufGa1-xbuf)1-ybufN四元体系混合晶体的晶格常数a(Inybuf(AlxbufGa1-xbuf)1-ybufN)几乎等于或非常轻微地小于所述沟道层的混合晶体InycGa1-ycN的InycGa1-ycN三元体系的晶格常数a。此外，在与InycGa1-ycN沟道层的界面处，可以使Inybuf(AlxbufGa1-xbuf)1-ybufN的四元体系混合晶体的ED(Inybuf(AlxbufGa1-xbuf)1-ybufN)等于所述沟道层的混合晶体InycGa1-ycN的InycGa1-ycN三元体系的EC，或优选地，使两者之间的导带边缘的能量不连续ΔEC至少大于ΔEC＝200meV，并且形成对应于此值的势垒(梯级)。

此外，同样在选择其中采用“Al组分调制”的Iny(AlxGa1-x)1-yN缓冲层的AlGaN电子供应层/InyGa1-yN沟道层/缓冲层/AlN成核层/衬底(其中，1>y≥0)的构造、采用“In组分调制”的Iny(AlxGa1-x)1-yN缓冲层的AlGaN电子供应层/InyGa1-yN沟道层/缓冲层/AlN成核层/衬底(其中，1>y≥0)的构造、或在此示例性实施方案中描述的采用＂(Al组分和In组分)调制的＂Inybuf(AlxbufGa1-xbuf)1-ybufN缓冲层的AlGaN电子供应层/InycGa1-ycN沟道层/缓冲层/AlN成核层/衬底(其中，1>yc≥0)的构造中的任一构造时，至于AlGaN电子供应层/InGaN沟道层，完全可以以类似的方式应用在第一示例性实施方案中描述的并且在选择其中采用“Al组分调制”的AlGaN层(缓冲层)的AlGaN电子供应层/GaN沟道层/缓冲层/AlN成核层/衬底的构造时使用的“各种条件”。

(示例性实施方案3) 与在上述第二示例性实施方案中示例的第二AlGaN层/GaN层/第一AlGaN层/AlN成核层/衬底的构造相反，此第三示例性实施方案是使用InAlGaN层作为“势垒层”的多层外延膜实施方案，其将具有非常薄的膜厚度的InAlGaN层增加到GaN层和第一AlGaN层之间的界面处，并且抑制载流子从所述GaN层到所述第一AlGaN层的流入。图11示出了上述第二AlGaN层/GaN层/InAlGaN层/第一AlGaN层/AlN成核层/衬底的构造，并且此外，图12示意性地示出了使用其制备的第III族氮化物半导体异质结的剖面结构。

使用作为衬底1的SiC的C面((0001)面)并且通过MOCVD生长方法进行每层的C面((0001)面)生长，制备出具有所述第二AlGaN层/GaN层/InAlGaN层/第一AlGaN层/AlN成核层/衬底的构造的多层外延层。例如，在用作衬底1的SiC的C面上，在低温生长条件下形成膜厚度为200nm的未掺杂AlN层。由此低温生长的未掺杂AlN膜构成的AlN成核层2本身起着绝缘成核层的功能。随后，在AlN成核层2上，在正常的高温生长条件下，相继外延生长膜厚度为1μm(1000nm)的未掺杂AlGaN缓冲层3、膜厚度为3nm的未掺杂InAlGaN沟道背面势垒层10、膜厚度为10nm的未掺杂GaN沟道层4和膜厚度为45nm的未掺杂AlGaN电子供应层5，这是构造。

同样在此第三示例性实施方案中，选择未掺杂AlGaN缓冲层3使得AlxGa1-xN的Al组分x(z)可以从与AlN成核层2的界面到与未掺杂GaN沟道层4的界面单调降低，即向膜厚度方向(z-轴方向)上单调降低。在第三示例性实施方案中，分别地，在与InAlGaN沟道背面势垒层10的界面(z＝1μm)处选择AlxGa1-xN的Al组分x(z＝1μm)≡xt为xt＝0.05，并且在与AlN成核层2的界面(z＝0)处选择AlxGa1-xN的Al组分x(z＝0μm)≡xb为xb＝0.30。此外，在未掺杂AlGaN电子供应层5中，将Al组分x设置成恒定并且选择x＝0.2的Al0.2Ga0.8N。

另一方面，为了在未掺杂GaN沟道层4和未掺杂AlGaN缓冲层3之间形成势垒，选择未掺杂InAlGaN沟道背面势垒层10，使得InAlGaN和GaN之间的导带边缘能量差；ΔEC(InAlGaN/GaN)和AlGaN缓冲层3最上表面侧的AlxGa1-xN(x＝xt)即Al0.05Ga0.95N和InAlGaN的导带边缘能量差；ΔEC(InAlGaN/Al0.05Ga0.95N)可以至少满足ΔEC(InAlGaN/GaN)>ΔEC(InAlGaN/Al0.05Ga0.95N)>0。在这样的情况下，在Al0.05Ga0.95N和GaN之间的导带边缘能量差；ΔEC(Al0.05Ga0.95N/GaN)的基础上，由于进行选择以至少满足ΔEC(InAlGaN/GaN)>ΔEC(Al0.05Ga0.95N/GaN)的关系，通过增加此InAlGaN沟道背面势垒层10，改善了对从未掺杂GaN沟道层4到未掺杂AlGaN缓冲层3的电子注入的抑制效果。

此外，理想的是选择InAlGaN的组分，使得形成此InAlGaN沟道背面势垒层10的InAlGaN的晶格常数a(InAlGaN)相对于GaN的晶格常数a(GaN)和Al0.05Ga0.95N的晶格常数a(Al0.05Ga0.95N)可以满足a(GaN)≥a(InAlGaN)≥a(Al0.05Ga0.95N)的关系。

同样在具有图12中所示构造的此示例性实施方案的AlGaN/GaN型HJFET中，进行欧姆接触的源极电极6和漏极电极7形成在未掺杂AlGaN电子供应层5的表面上，并且在它们之间形成栅极电极8。此外，源极电极6和栅极电极8之间和栅极电极8和漏极电极7之间的AlGaN电子供应层5的表面用SiN的介电膜9覆盖，并且给予表面保护。此外，尽管图1中未清楚地显示，但是选择栅极电极8的位置，使得栅极电极8和漏极电极7之间的间隔可以宽于源极电极6和栅极电极8之间的间隔。

具体地，预先形成覆盖在源极电极6和漏极电极7之间的AlGaN电子供应层5的表面的SiN膜，并且在此SiN膜中的预定位置形成用于形成栅极电极8的开口。蚀刻在开口中暴露的AlGaN电子供应层5的表面，并且形成浅凹进部分。在此浅凹进部分中制备栅极电极8，并且采用具有凹型栅极的构造。

将简单地描述在图12中所示的此示例性实施方案的AlGaN/GaN型HJFET的制备方法。为了在完成一系列外延生长之后实现FET之间的器件间分离，使用掩模蚀刻方法围绕每个器件进行达到GaN沟道层4的台面蚀刻。即，在此区域中，进行未掺杂AlGaN电子供应层5的蚀刻去除，并且形成器件间分离台面。随后，例如，蒸镀金属如Ti/Au，并且使用具有与在AlGaN电子供应层5的表面上安置的源极电极6和漏极电极7匹配形状的光致抗蚀剂掩模，使用升高法进行成为预定形状的图案化。通过进行金属层如Ti/Au(厚度为10nm至200nm)的退火处理而呈现欧姆接触，所述金属层在惰性气体流中，于800℃进行1至3分钟的图案化处理，成为这些预定形状。

接着，例如，通过采用气相沉积方法如等离子体CVD方法，形成膜厚度为80nm的SiN膜，使得可以覆盖整个表面。使用抗蚀刻掩模，进行选择性蚀刻，并且在覆盖源极电极6和漏极电极7之间的AlGaN电子供应层5的表面的SiN膜上，在预定位置形成用于形成栅极电极8的开口。此外，在形成用于形成上述开口的抗蚀刻掩模时，为了实现0.15μm的目标宽度，采用电子束光刻法。

稍微蚀刻在开口中暴露的AlGaN电子供应层5的表面，形成浅凹进部分。此外，在此示例性实施方案中，选择此凹进深度d为25nm。因此，直接在凹进部分的下面，AlGaN电子供应层5的厚度在蚀刻后成为20nm。

随后，在上述开口下面并且使用抗蚀刻掩模进行凹进形成的AlGaN电子供应层5的表面上，蒸镀并且升起栅极金属如Ni/Au(厚度为10nm至200nm)，并且进行成为预定形状的图案化。在这样的情况下，使用图案化的栅极电极9作为栅极电极，其具有T-型剖面形状，并且其一部分覆盖邻近开口(凹进部分)的SiN膜表面。对于开口(凹进部分)，此T-型顶面形状排列和大小的尺寸精确度为10nm，并且将电子束光刻法用于升起用抗蚀刻掩模的曝光。

在栅极电极8的形成完成时，在源极电极6和栅极电极8之间和在栅极电极8和漏极电极7之间的AlGaN电子供应层5的表面成为被SiN膜覆盖的状态，并且将此残余SiN膜原样用作介电膜9。

制备的AlGaN/GaN型HJFET成为使用在AlGaN电子供应层5和GaN沟道层4之间的界面产生的二维电子气的所谓HEMT型FET。其栅极长度Lg等价于在上述开口下面的凹进部分的宽度中的0.15μm。栅极长度Lg相对于有源层厚度(栅极到沟道的距离)a的纵横比Lg/a变成Lg/a≈150/30＝5，因为有源层厚度a等价于直接在凹进部分下面并且在蚀刻后保留的AlGaN电子供应层5的厚度和所述沟道层的厚度之和，即，30nm。

另一方面，对于形成进行“Al组分调制”的AlGaN缓冲层3的AlxGa1-xN(0.30≥x≥0.05)，在暂时性制备具有相应均匀Al组分的未掺杂AlxGa1-xN层时，残余载流子是电子，并且残余载流子浓度n取决于生长条件和Al组分，并且通常离散成约1014至1015个载流子cm-3的程度。另一方面，在此第三示例性实施方案中，进行设置，使得形成未掺杂AlGaN层3的AlxGa1-xN的Al组分x(z)从与AlN成核层2的界面(z＝0)到与GaN沟道背面势垒层10的界面(z＝1μm)线性降低。即，整个AlGaN缓冲层3的膜厚度t缓冲为1μm，并且Al组分x(z)表示如下，作为深度方向(Z轴向)上的厚度(z/μm)的函数。

x(z)＝xt·z+xb·(1-z) ＝0.05z+0.30(1-z) 在上述多层外延膜的构造中，在进行此线性“Al组分调制”的未掺杂AlGaN缓冲层3中产生的极化电荷密度；σ(P)/e cm-3(其中，e表示电子的电荷(单位电荷))是负极化电荷，其中在参考图8中所示的估计结果时，σ(P)/e≈1.1×1017cm-3这样的程度。即，在进行“Al组分调制”的未掺杂AlGaN缓冲层3中感生的负极化电荷的密度σ(P)/e≈1.1 x 1017cm-3超过了约1014至1015cm-3的估计残余载流子浓度n。因此，此感生负极化电荷可以完全补偿对应于上述残余载流子(电子)密度n并且由未掺杂AlGaN缓冲层3中存在的电离杂质水平(或有意掺杂的具有相对低浓度的施主能级)得到的正空间电荷。因而，它成为这样的状态通过在进行“Al组分调制”的未掺杂AlGaN缓冲层3的残余负极化电荷，存在约1016cm-3的负空间电荷。有效地，进行“Al组分调制”的未掺杂AlGaN缓冲层3起着等价于其中存在约1016cm-3的负空间电荷的p-层的功能。

图13示意性地图示了直接在上述AlGaN/GaN型HJFET的栅极电极9下面的所述多层外延膜的能带图。由于进行“Al组分调制”的未掺杂AlGaN缓冲层3起着等价于其中有效地存在约1016cm-3的负空间电荷的p-层的功能，此区域的导带边缘的能量位置在保持凸起形状的情况下从与AlN成核层2的界面(z＝0)到与InAlGaN沟道背面势垒层10界面(z＝1μm)降低。此外，在未掺杂AlGaN缓冲层3和GaN沟道层4之间存在具有非常薄的膜厚度的InAlGaN沟道背面势垒层10，并且对于从GaN沟道层4到未掺杂AlGaN缓冲层3的电子注入，形成了对应于InAlGaN和GaN之间的导带边缘能量差；ΔEC(InAlGaN/GaN)的势垒(梯级)。在上述第二示例性实施方案中，反对从GaN沟道层4到未掺杂AlGaN缓冲层3的是等价于Al0.05Ga0.95N和GaN之间的导带边缘能量差；ΔEC(Al0.05Ga0.95N/GaN)的势垒(梯级)，并且由于ΔEC(InAlGaN/GaN)>ΔEC(Al0.05Ga0.95N/GaN)成立，进一步抑制了越过InAlGaN沟道背面势垒层10从GaN沟道层4到未掺杂AlGaN缓冲层3的电子注入。

在与第二示例性实施方案的AlGaN/GaN型HJFET比较时，由在未掺杂AlGaN缓冲层3和GaN沟道层4之间存在的InAlGaN沟道背面势垒层10形成的上述带势垒具有进一步提高限制到GaN沟道层4中的载流子(电子)限制效应的功能，并且发挥增强得到的AlGaN/GaN型HJFET的夹断特性的作用。此外，在具有图11中所示构造的AlGaN/GaN型HJFET中，有源层厚度(栅极到沟道的距离)a等介于直接在栅极电极8下面的AlGaN电子供应层5的厚度和GaN沟道层4的厚度之和，并且在栅极长度Lg相对于有源层厚度(栅极到沟道的距离)a的纵横比Lg/a通过缩短栅极长度Lg而变小时，容易引起短沟道效应，但是在夹断特性提高的情况下，也发挥出抑制此短沟道效应的作用。

因此，在与使用进行“Al组分调制”的未掺杂GaN缓冲层的第二示例性实施方案的AlGaN/GaN型HJFET比较时，此示例性实施方案的AlGaN/GaN型HJFET在夹断特性的改善方面以及在抑制短沟道效应的效果方面更优异，并且在高电压操作的情况下可以更加显著地改善DC增益和RF增益。
此外至于通过利用进行“Al组分调制”的未掺杂AlGaN缓冲层而产生的效果，此第三示例性实施方案的AlGaN/GaN型HJFET和上述第二示例性实施方案的AlGaN/GaN型HJFET基本上等价。因此，对于上述第二示例性实施方案的AlGaN/GaN型HJFET已经描述的构造的各种可允许的更改可用到此第三示例性实施方案的AlGaN/GaN型HJFET，并且其效果也等价。

因此，在上述的此示例性实施方案中，在使整个未掺杂AlGaN缓冲层3的膜厚度为1μm时，分别地，在与In AlGaN沟道背面势垒层10的界面(z＝1μm)处选择AlxGa1-xN的Al组分x(z＝1μm)≡xt为xt＝0.05，并且在与AlN成核层2的界面(z＝0)处选择AlxGa1-xN的Al组分x(z＝0μm)≡xb为xb＝0.30，并且获得在进行“Al组分调制”的此未掺杂AlGaN缓冲层3中感生的负极化电荷的密度σ(P)/e≈1.1×1017cm-3。在使进行“Al组分调制”的未掺杂AlGaN缓冲层3中感生的负极化电荷的密度σ(P)/e为至少1 x 1016cm-3以上时，进行“Al组分调制”的未掺杂AlGaN缓冲层3显示出有效等价于p-层的功能。在参考图8中所示的估计结果的情况下，在使整个未掺杂AlGaN缓冲层3的膜厚度为1μm时，在与InAlGaN沟道背面势垒层10的界面(z＝1μm)处选择AlxGa1-xN的Al组分x(z＝1μm)≡xt为xt＝0.05，并且在与AlN成核层2的界面(z＝0)处选择AlxGa1-xN的Al组分x(z＝0μm)≡xb为xb≥0.10时，满足上述条件。即，在使整个未掺杂AlGaN缓冲层3的膜厚度为1μm时，在与InAlGaN沟道背面势垒层10的界面(z＝1μm)处选择AlxGa1-xN的Al组分x(z＝1μm)≡xt为xt＝0.05，并且在与AlN成核层2的界面(z＝0)处选择AlxGa1-xN的Al组分x(z＝0μm)≡xb为xb＝0.1至0.2时，它成为发挥充分效果的状态。

此外，在此示例性实施方案中，对于进行“Al组分调制”的未掺杂AlGaN缓冲层3，将其Al组分x(z)设置成从与AlN成核层2的界面(z＝0)到与InAlGaN沟道背面势垒层10的界面(z＝1μm)线性降低，并且也使形成它的AlxGa1-xN本身的导带边缘的能量Ec也从与AlN成核层2的界面(z＝0)到与InAlGaN沟道背面势垒层10的界面(z＝1μm)线性降低。另一方面，在未掺杂AlGaN缓冲层3中，在选择Al组分x(z)的降低百分率

，使得

可以从与AlN成核层2的界面(z＝0)到与InAlGaN沟道背面势垒层10的界面(z＝1μm)降低时，AlxGa1-xN本身的导带边缘的能量Ec(x)的降低率

从与AlN成核层2的界面(z＝0)到与InAlGaN沟道背面势垒层10的界面(z＝1μm)降低。在这样的情况下，由于将AlxGa1-xN本身的导带边缘的能量Ec(x)的降低率降低的效果也添加到极化电荷的作用，因此在与InAlGaN沟道背面势垒层10的界面(z＝1μm)附近，未掺杂AlGaN缓冲层3的导带边缘的能量位置梯度变得更大。因此，进一步提高了抑制从GaN沟道层4到未掺杂AlGaN缓冲层3中的电子注入的效果。

此外，尽管此示例性实施方案使用进行“Al组分调制”的未掺杂AlGaN缓冲层3并且采用残余载流子是电子的条件，但是在暂时改变外延生长方法或生长条件，并且选择关于未掺杂AlGaN缓冲层3本身残余载流子成为空穴的条件，未掺杂AlGaN缓冲层3本身成为p-层，因此，所述导带边缘的梯度显示进一步凸起的形状。备选地，在使用有意使受主低浓度掺杂的p-型AlGaN缓冲层代替未掺杂AlGaN缓冲层时，所述导带边缘的梯度显示再进一步凸起的形状。

此外，在未掺杂AlGaN缓冲层3和GaN沟道层4之间存在具有非常薄的膜厚度的InAlGaN沟道背面势垒层10，并且在这两个界面中，分别以薄膜形式产生由具有Al组分x＝0.05的AlxGa1-xN和InAlGaN的极化P的差值和由InAlGaN和GaN之间的极化P的差值得到的极化电荷。此外，在将在两个接近界面中以薄膜形式产生的极化电荷加和时 {P(Al0.05Ga0.95N)-P(InAlGaN)}+{P(InAlGaN)-P(GaN)}＝{P(Al0.05Ga0.95N)-P(GaN)} 估计基本上在未掺杂AlGaN缓冲层3和GaN沟道层4之间的界面区，产生薄膜电荷密度最大为2×1012(/cm2)的负极化电荷。即，在上述第二示例性实施方案中，估计这是与在未掺杂AlGaN缓冲层3和GaN沟道层4之间的界面处产生薄膜电荷密度最大为2×1012(/cm2)的负极化电荷的情形基本上相同的状态。

在这样的程度，对界面附近的带形状和在GaN沟道层中贮存的沟道载流子密度的影响不是太大。这是因为由在正常AlGaN/GaN异质结HJFET(Al组分为0.2等)中的AlGaN/GaN异质结感生的二维电子气的载流子的薄膜电荷浓度为约1013(/cm2)，这大了约一个数量级。

此外，在此示例性实施方案中，选择GaN沟道层4的膜厚度为10nm，并且在这样未掺杂AlGaN缓冲层3和GaN沟道层4之间的界面(z＝1μm)处感生的负极化电荷降低在AlGaN电子供应层5和GaN沟道层4之间的界面处产生的二维电子气的总量的作用是有限的。

此外，同样在此示例性实施方案的HEMT结构中，类似于在上述第二示例性实施方案中描述的HEMT结构，对于在GaN沟道层中积累的载流子(电子)不被耗尽的充分条件，即，对于HEMT应用的“适宜条件”如下。

即，同样在根据此示例性实施方案的场效应晶体管中，在选择使其以耗尽模式(常开状态)操作时，在衬底本身是不显示极化效应的材料并且将栅极电极和衬底都接地的状态下，在半导体层区中存在的极化电荷成为这样的状态“负”极化电荷(Q1)通常分布在具有恒定组分的所述电子供应层和表面上的栅极电极(金属)之间的界面处，“正”极化电荷(Q2)通常分布在具有恒定组分的所述电子供应层和所述沟道层之间的界面处，并且在电子供应层的组分不恒定时，分别地，分布根据局部组分比率在所述电子供应层中分布的“正”或“负”极化电荷(∑Q供者)，“负”极化电荷(Q3)分布在所述沟道层和通过InAlGaN沟道背面势垒层接触的“组分调制”的缓冲层之间的界面处，分布在“组分调制”的缓冲层的整个内部区域上连续分布的“负”极化电荷(∑Q缓冲)，“负”极化电荷(Q4)分布在“组分调制”的缓冲层与AlN成核层的界面处，并且“正”极化电荷(Q5)分布在AlN成核层与衬底表面的界面处。

另一方面，所述电子供应层本身被耗尽，并且由电离施主能级得到的“正”空间电荷(∑QSD1)存在于此电子供应层内部。此外，包括在“组分调制”的缓冲层中的浅施主能级也被电离，并且衍生自电离施主能级的“正”空间电荷(∑QSD2)也存在于“组分调制”的缓冲层的内部。

此外，所述电子供应层的表面覆盖有栅极电极(金属)和在栅极电极(金属)的两侧中作为钝化膜的介电膜。在许多情况下，在接触栅极电极(金属)的所述电子供应层的表面和接触所述钝化膜的所述电子供应层的表面中，相对深表面能级(深施主能级)存在，并且这些深表面能级(深施主能级)也被电离。结果，在接触栅极电极(金属)的所述电子供应层的表面和接触所述钝化膜的所述电子供应层的表面中，存在衍生自电离的深表面能级(深施主能级)的“正”表面电荷(QSS)。

电中性条件由以下满足从这些电离的施主能级得到的并且固定不动的“正”空间电荷(或由电离的受主能级得到的“负”空间电荷)、在接触栅极电极(金属)的所述电子供应层的表面和接触所述钝化膜的表面中定域的“正”表面电荷和在半导体层区中存在的极化电荷，以及在所述沟道层中积累的载流子(电子)。

通常，在所述电子供应层和表面栅极电极(金属)之间的界面处产生的“负”极化电荷(Q1)处于几乎由在接触栅极电极(金属)的所述电子供应层的表面(和接触所述钝化膜的所述电子供应层的表面)中定域的“正”表面电荷(QSS)补偿的状态。即，它成为Q1≈QSS。

此外，考虑到衍生自在“组分调制”的缓冲层中存在的电离施主能级的“正”空间电荷(∑QSD2)很少，在所述沟道层和通过InAlGaN沟道背层接触的“组分调制”的缓冲层之间的界面处产生的“负”极化电荷(Q3’)，在“组分调制”的缓冲层的整个内部区域上连续分布的“负”极化电荷(∑Q缓冲)和在“组分调制”的缓冲层和AlN成核层之间的界面处产生的“负”极化电荷(Q4)变成几乎由在AlN成核层侧中的界面处产生的“正”极化电荷(Q5)补偿的状态。即，(Q5+∑QSD2)＝(Q3’+∑Q缓冲+Q4)。

此外，在所述沟道层中积累的载流子(电子)的总量(∑QC)近似地等于在所述电子供应层和沟道层之间的界面处产生的“正”极化电荷(Q2)和由在所述电子供应层内部的电离施主能级得到“正”空间电荷(∑QSD1)(或由电离的受主能级得到的“负”空间电荷)的算术和(Q2+∑QSD1)。即，(∑QC)＝(Q2+∑QSD1)成立。

整个电中性条件变成(Q5+∑QSD2)+(Q2+∑QSD1)＝(Q3’+∑Q缓冲+Q4)+(∑QC)。例如，在所述缓冲层下面的层(AlN成核层侧中的界面)中产生的正极化电荷(Q5)由电子如由于一些原因而注入的热载流子补偿并且Q5减少以保持上述电中性条件时，在所述沟道层中积累的载流子(电子)的总量(∑QC)减少。暂时地，在Q5完全消失时，在所述沟道层中积累的载流子(电子)的总量(∑QC)变为(∑QC)＝(∑QSD2)+(Q2+∑QSD1)-(Q3’+∑Q缓冲+Q4)。在这样的情况下，考虑到衍生自在“组分调制”的缓冲层中存在的电离施主能级的“正”空间电荷(∑QSD2)很少，在所述沟道层中积累的载流子(电子)的总量(∑QC)大体上降低至(∑QC)≈(Q2+∑QSD1)-(Q3’+∑Q缓冲+Q4)的水平。在此阶段中不耗尽所述沟道层中的积累的载流子(电子)的总量(∑QC)的充分条件表示为(Q2+∑QSD1)>(Q3’+∑Q缓冲+Q4)。即，作为一般条件，在所述电子供应层产生的“正”电荷的总和(Q2+∑QSD1)大于在“组分调制”的缓冲层内部和在与所述沟道层界面处产生的“负”电荷的总和(Q3’+∑Q缓冲+Q4)成为充分条件。

因此，在第二AlGaN层(AlGaN电子供应层)/GaN层(GaN沟道层)/InAlGaN层/第一AlGaN层(“Al组分调制”的AlGaN缓冲层)/AlN成核层/衬底的构造中，理想的是，使至少在所述第一AlGaN层(“Al组分调制”的AlGaN缓冲层)中连续分布的“负”极化电荷的总和小于在AlGaN电子供应层和GaN沟道层之间的界面处的“正”极化电荷的总和。由于在所述第一AlGaN层(“Al组分调制”的AlGaN缓冲层)中连续分布的“负”极化电荷取决于“Al组分调制”的AlGaN缓冲层中的Al组分x(z)的变化率

所以不理想的是过分地放大它。如上所述，Al组分x(z)的变化率

在满足的范围内是充分的，并且不理想的是过分放大它。通常，优选Al组分x(z)的变化率

在范围内选择。

在选择上述Al组分变化率时，“Al组分调制”的AlGaN缓冲层由于在其中连续分布的“负”极化电荷而成为p-样状态，并且由于在“Al组分调制”的AlGaN缓冲层和GaN沟道层之间安置InAlGaN沟道势垒层，即使将在与此InAlGaN的界面处的“Al组分调制”的AlGaN缓冲层的Al组分xt设置成xt＝0，也可以有效地抑制从所述沟道层到所述缓冲层的电子注入，此外，优选使在此界面处的“Al组分调制”的AlGaN缓冲层的Al组分xt为至少0.02以上，并且更优选通常为0.05。例如，在使“Al组分调制”的AlGaN缓冲层的膜厚度t缓冲为1μm的情况下，在将“Al组分调制”的AlGaN缓冲层的最上表面的Al组分xt设置在xt＝0.05并且Al组分x(z)的变化率

在的范围内选择时，“Al组分调制”的AlGaN缓冲层的最下表面的Al组分xb在0.35≥xb≥0.10的范围内选择。

另一方面，在通常由具有恒定Al组分的AlGaN形成AlGaN电子供应层时，至于Al组分，为了提供对于在AlGaN电子供应层和GaN沟道层之间的界面处积累载流子(电子)所必需的带势垒，优选此AlGaN电子供应层的Al组分xs至少在0.15以上的范围内，并且更优选在050≥xs≥0.20的范围内。

暂时地，即使在使“Al组分调制”的AlGaN缓冲层的膜厚度t缓冲为1μm并且将“Al组分调制”的AlGaN缓冲层的最上表面的Al组分xt设置在xt＝0.00的情况下，在Al组分x(z)的变化率

在的范围内选择时，“Al组分调制”的AlGaN缓冲层的Al组分x(z)的平均值x(z)av.成为x(z)av.≈1/2-(xt+xb)，因此成为在0.175≥x(z)av.≥0.05的范围内。此外，在使“Al组分调制”的AlGaN缓冲层的膜厚度t缓冲为1μm并且将“Al组分调制”的AlGaN缓冲层的最上表面的Al组分xt设置在xt＝0.05以上，并且Al组分x(z)的变化率

在的范围内选择时，“Al组分调制”的AlGaN缓冲层的Al组分x(z)的平均值x(z)av.成为x(z)av.≈1/2-(xt+xb)，因此成为在0.20≥x(z)av.≥0.075的范围内。因此，在上述条件下，在比较AlGaN电子供应层的Al组分xs的平均值xsav.与“Al组分调制”的AlGaN缓冲层的Al组分x(z)的平均值x(z)av.时，优选将其设置为xsav.≥x(z)av.。

上述AlGaN/GaN型HJFET具有在形成进行＂Al组分调制＂的未掺杂AlGaN层3的AlxGa1-xN中，Al组分x(z)从与AlN成核层2的界面(z＝0)到与InAlGaN沟道-背面势垒层10的界面(z＝1μm)连续降低的构造。利用此Al组分梯度x(z)，AlxGa1-xN(x(z))的极化P形成连续变化的情形，它是感生极化电荷密度的多层外延膜结构。

在选择Al组分x(z)以窄厚度梯级δz而阶梯式降低的构造代替其组分连续变化的上述AlxGa1-xN时，这成为极化电荷σ(P)＝{P(x(z))-P(x(z+δz))}在每个厚度梯级δz形成的界面处以薄膜形式出现的状态，并且在厚度梯级δz足够小时，它成为基本上在与上述微分符号中的值的差内。

类似于上述GaN沟道层/“Al组分调制”的InAlGaN沟道背面势垒层的类型，同样在InyGa1-yN沟道层/InAlGaN沟道背面势垒层/Iny(AlxGa1-x)1-yN缓冲层的普遍类型中，在使In组分y恒定并且进行将Al组分(x(1-y))从衬底侧到与所述沟道层的界面降低的＂Al组分调制＂时，可以产生在Iny(AlxGa1-x)1-yN缓冲层连续分布的“负”极化电荷。在这样的情况下，在Al组分(x(1-y))的变化率在对应于上述实施方案的范围内选择时，可以补偿由产生的“负”极化电荷在Iny(AlxGa1-x)1-yN缓冲层中存在的n型残余载流子。

此外，在GaN沟道层/InAlGaN沟道背面势垒层/Alx(InyGa1-y)1-xN缓冲层的类型中，在使Al组分x恒定并且进行将In组分(1-x)y)从衬底侧到与所述沟道层的界面增加的“In组分调制”时，可以产生在Alx(InyGa1-y)1-xN缓冲层连续分布的“负”极化电荷。例如，在将Al组分x固定在×＝0.3，并且使整个未掺杂Alx(InyGa1-y)1-xN缓冲层的膜厚度为1μm时，通过在与所述成核层的界面(z＝0)处使In组分[(1-x)y](z＝0μm)为[(1-x)y]＝0并且在与GaN沟道层的界面(z＝1μm)处使In组分[(1-x)y](z＝1μm)为[(1-x)y]＝0.066而使用In组分线性增加的“In组分调制”。在这样的情况下，x)y的晶格常数几乎与GaN的晶格常数一致，并且产生在“In组分调制”的Alx(InyGa1-y)1-xN缓冲层中以7.18×1016(cm-3)的电荷密度连续分布的“负”极化电荷。因此，可以补偿在“In组分调制”的Alx(InyGa1-y)1-xN缓冲层中约1015cm-3的估计残余载流子浓度n。

此外，在InycGa1-ycN沟道层/InAlGaN沟道背面势垒层/Inybuf(AlxbufGa1-xbuf)1-ybufN缓冲层的类型中，还可以通过如下方法产生在使用＂(Al组分和In组分)调制＂的所述缓冲层中连续分布的“负”极化电荷同时改变所述缓冲层的In组分ybuf和Al组分[xbuf(1-ybuf)]，并且从衬底侧到与所述InAlGaN沟道背面势垒层的界面逐渐降低Al组分[xbuf(1-ybuf)]并且逐渐增加In组分。即，通过进行＂(Al组分和In组分)调制＂使得Inybuf(AlxbufGa1-xbuf)1-ybufN四元体系混合晶体的晶格常数a(Inybuf(AlxbufGa1-xbuf)1-ybufN)可以从衬底到与InAlGaN沟道背面势垒层的界面逐渐增加，可以在所述缓冲层中补偿估计约1015cm-3的残余载流子浓度n，并且另一方面，导带边缘能量EC可以逐渐降低，并且产生衍生自自发极化和压电极化变化的“负”极化电荷。当然，在与InAlGaN沟道背面势垒层的界面处，使Inybuf(AlxbufGa1-xbuf)1-ybufN四元体系混合晶体的晶格常数a(Inybuf(AlxbufGa1-xbuf)1-ybufN)几乎等于或非常轻微地小于所述沟道层的混合晶体InycGa1-ycN的InycGa1-ycN三元体系的晶格常数a。此外，在与InAlGaN沟道背面势垒层的界面处，可以使Inybuf(AlxbufGa1-xbuf)1-ybufN四元体系混合晶体的EC(Inybuf(AlxbufGa1-xbuf)1-ybufN)等于所述沟道层的混合晶体InycGa1-ycN的InycGa1-ycN三元体系的EC，或优选地，使两者之间的导带边缘的能量不连续ΔEC至少大于ΔEC＝200meV，并且形成对应于此值的势垒(梯级)。

此外，同样在选择其中安置此示例性实施方案中所述的InAlGaN沟道背面势垒层的AlGaN电子供应层/InyGa1-yN沟道层/InAlGaN沟道背面势垒层/缓冲层/AlN成核层/衬底(其中，1>y≥0)的构造中，至于AlGaN电子供应层/InyGa1-yN沟道层，完全可以以类似的方式应用在选择其中采用上面所述的“Al组分调制”的AlGaN层(缓冲层)的AlGaN电子供应层/GaN沟道层/缓冲层/AlN成核层/衬底的构造时使用的＂各种条件＂。

(示例性实施方案4) 在此第四示例性实施方案中，代替Al组分x(z)以上述窄厚度梯级δz阶梯式降低的构造，使用具有膜厚度周期Lp(＝δz+δB)的周期性电位结构，其进行＂Al组分调制＂，即具有非常薄的膜厚度的厚度δz的AlxGa1-xN和具有非常薄的膜厚度的厚度δB的InAlGaN势垒层交替层叠，并且AlxGa1-xN的Al组分作为整体单调降低。

图14示意性地图示了直接在根据第四示例性实施方案的AlGaN/GaN型HJFET的栅极电极9下面的多层外延膜的能带图。在第二AlGaN层/GaN层/InAlGaN层(InAlGaN沟道背面势垒层)/“Al组分调制”的缓冲层/AlN成核层/衬底的构造中，所述多层外延膜采用此AlxGa1-xN层和InAlGaN势垒层交替层叠为“Al组分调制”的缓冲层的结构。

在此AlxGa1-xN层和InAlGaN势垒层交替层叠的结构中，在使相应层的厚度Δz和ΔB小于电子的德布罗意波长λ＝h/p(其中，h普朗克常数和p电子的动量)时，上述周期性电位结构成为一个类似于所谓超结构的结构。即，由于在每个AlxGa1-xN层之间安置的InAlGaN势垒层薄于电子的德布罗意波长λ(约10nm)，电子的波函数在相邻的AlxGa1-xN层之间彼此重叠，结果，成为在整个层叠结构中存在统一电子状态的形式。

在例如将非常薄的膜厚度的InAlGaN层用作此势垒层时，如上所述，在非常薄的膜厚度的InAlGaN和AlxGa1-xN层之间的界面，即两个界面处，感生薄膜状极化电荷，但是在将两个加和时，极化电荷处于以对应于下式的状态中的薄膜中 σ(P)＝{P(x(z))-P(InAlGaN)}+{P(InAlGaN)-P(x(z+δz))}＝{P(x(z))-P(x(z+δz))} 在这样的情况下，有效的极化电荷密度成为σ(P)/δz＝{P(x(z))-P(x(z+δz))}/δz＝-{P(x(z+δz))-P(x(z))}/δx(z)·δx(z)/δz，并且在厚度梯级Δz足够小时，成为基本上在与上述微分符号中的值的差内。

即，作为将其形成为未掺杂AlGaN缓冲层3的AlxGa1-xN，代替Al组分x(z)连续降低的形式，例如类似AlxGa1-xN/InAlGaN，还可以使用周期性电位结构，其中在InAlGaN和AlxGa1-xN的两个界面之间的导带边缘能量差值；ΔEC(InAlGaN/AlxGa1-xN)成为ΔEC(InAlGaN/AlxGa1-xN)>0，并且其具有电位势垒。在这样的情况下，认为周期性电位结构的周期的间隔Lp(＝δz+δB)是充分薄的膜厚度。

在采用此周期性电位结构时，在可以与AlxGa1-xN层相互外延生长的InAlGaN中，理想的是选择与AlxGa1-xN层组合的所述势垒层的材料(M势垒)，使得InAlGaN和AlxGa1-xN的两个界面之间的导带边缘能量差值；ΔEC(InAlGaN/AlxGa1-xN)可以成为ΔEC(InAlGaN/AlxGa1-xN)>0，并且此外，InAlGaN的晶格常数a(InAlGaN)和InAlGaN的晶格常数a(InAlGaN)与AlxGa1-xN层的晶格常数a(AlGaN(x(z)))和a(AlGaN(x(z+δz)))，可以成为a(AlGaN(x(z+δz)))>a(InAlGaN)>a(AlGaN(x(z)))。即，理想的是，使得由在AlxGa1-xN层的Al组分x(z)的变化的情况下的晶格常数的增加引起的应变与Al组分x(z)连续降低的形式基本上没有差别。

在采用形成此周期性电位结构(或超结构)的缓冲结构时，许多势垒层对于从GaN沟道层4到所述缓冲层的电子注入起着势垒的作用，并且获得更高的抑制效果。此外，由于由许多势垒层导致的强载流子固定效果，可以期望极高的缓冲层击穿电压。

此外，同样在选择采用在此示例性实施方案中描述的交替层叠AlxGa1-xN层和InAlGaN沟道背面势垒层作为“Al组分调制”的缓冲层的结构的AlGaN电子供应层/InyGal-y N沟道层/InAlGaN沟道背面势垒层/缓冲层/AlN成核层/衬底(其中，1>y≥0)的构造中，至于AlGaN电子供应层/InyGa1-yN沟道层，完全可以以类似的方式应用在选择其中采用在上述第一示例性实施方案中描述的“Al组分调制”的AlGaN层(缓冲层)的AlGaN电子供应层/GaN沟道层/缓冲层/AlN成核层/衬底的构造时使用的“各种条件”。
工业适用性
根据本发明的多层外延膜和场效应晶体管的构造能够抑制在应用到需要良好的高频性能、可在高电压下操作的高频FET如用于毫米波段或亚毫米波段的GaN型FET时，由于短栅极效应导致的器件性能降低。
权利要求
1.一种外延生长在衬底上的多层外延膜，其可用于制造场效应晶体管，其特征在于
所述多层外延膜由显示自发极化和压电极化效应的化合物半导体或其半导体合金形成，并且包含层状结构，其中在缓冲层上形成由电子供应层/沟道层构成的异质结；
所述缓冲层包含由半导体材料构成的区域，所述半导体材料的组分沿从衬底表面到所述沟道层的方向单调变化，其中选择所述半导体材料的组分，使得在所述区域中的半导体材料的导带边缘的能量单调降低；
选择在所述区域中的半导体材料的组分，使得在所述区域和所述沟道层之间的界面处，与构成所述沟道层的半导体材料的导带边缘的能量相比，在所述区域中的半导体材料的导带边缘的能量更高；并且
在所述区域中的导带边缘的能量显示沿从所述衬底表面到所述沟道层的方向，向电子能量更高的一侧凸起的形状。
2.根据权利要求1所述的多层外延膜，其中
所述多层外延膜由第III族氮化物型化合物半导体或其半导体合金形成，
所述沟道层由GaN，InGaN，或(InvAl1-v)wGa1-wN(其中，1≥v≥0，并且1≥w≥0)形成，
所述电子供应层由AlGaN，InAlN，或InyAlxGa1-x-yN(其中，x和y为0或正值，并且1≥x+y≥0)形成，
所述缓冲层由AlGaN，InAlN，或InyAlxGa1-x-yN(其中，x和y为0或正值，并且1≥x+y≥0)形成，并且
设置在所述区域中的半导体材料的组分变化，使得沿从所述衬底表面到所述沟道层的方向，Al组分是单调降低的，或In组分是单调增加的。
3.根据权利要求2所述的多层外延膜，其中
所述多层外延膜包含在所述沟道层和所述缓冲层之间的势垒层，其中所述势垒层由InAlGaN，或(InvAl1-v)wGa1-wN(其中，1≥v≥0，并且1≥w≥0)形成，并且
形成所述势垒层的第III族氮化物型半导体材料的导带边缘的能量高于形成与所述势垒层接触的所述沟道层的第III族氮化物型半导体材料的导带边缘的能量，并且高于形成在所述缓冲层和所述势垒层之间的界面处的所述缓冲层的第III族氮化物型半导体材料的导带边缘的能量。
4.根据权利要求1至3中任何一项所述的多层外延膜，其中
将在所述区域中的半导体材料的组分变化形成为所述的组分连续变化或阶梯式变化这样的形状。
5.根据权利要求1至3中任何一项所述的多层外延膜，其中
在所述电子供应层中产生的正空间电荷的总量等于或大于在所述缓冲层中和在所述缓冲层和所述沟道层之间的界面处产生的负空间电荷的总量。
6.一种场效应晶体管，其是使用外延生长在衬底上的多层外延膜制造的，其特征在于
所述多层外延膜由显示自发极化和压电极化效应的化合物半导体或其半导体合金形成，并且包含层状结构，其中在缓冲层上形成由电子供应层/沟道层构成的异质结；
所述缓冲层包含由半导体材料构成的区域，所述半导体材料的组分沿从衬底表面到所述沟道层的方向单调变化，其中选择所述半导体材料的组分，使得在所述区域中的半导体材料的导带边缘的能量单调降低；
选择在所述区域中的半导体材料的组分，使得在所述区域和所述沟道层之间的界面处，与构成所述沟道层的半导体材料的导带边缘的能量相比，在所述区域中的半导体材料的导带边缘的能量更高；并且
在所述区域中的导带边缘的能量显示沿从所述衬底表面到所述沟道层的方向，向电子能量更高的一侧凸起的形状。
7.根据权利要求6所述的场效应晶体管，其中
在所述电子供应层上安置栅极电极，并且定义为在所述栅极电极下的所述电子供应层的膜厚度和所述沟道层的膜厚度之和的有源层厚度a相对于栅极长度Lg的纵横比Lg/a满足Lg/a≥5。
8.根据权利要求6所述的场效应晶体管，其中
所述多层外延膜由第III族氮化物型化合物半导体或其半导体合金形成，
所述沟道层由GaN，InGaN，或(InvAl1-v)wGa1-wN(其中，1≥v≥0，并且1≥w≥0)形成，
所述电子供应层由AlGaN，InAlN，或InyAlxGa1-x-yN(其中，x和y为0或正值，并且1≥x+y≥0)形成，
所述缓冲层由AlGaN，InAlN，或InyAlxGa1-x-yN(其中，x和y为0或正值，并且1≥x+y≥0)形成，并且
设置在所述区域中的半导体材料的组分变化，使得沿从所述衬底表面到所述沟道层的方向，Al组分是单调降低的，或In组分是单调增加的。
9.根据权利要求8所述的场效应晶体管，其中
所述多层外延膜包含在所述沟道层和所述缓冲层之间的势垒层，其中所述势垒层由InAlGaN，或(InvAl1-v)wGa1-wN(其中，1≥v≥0，并且1≥w≥0)形成，并且
形成所述势垒层的第III族氮化物型半导体材料的导带边缘的能量高于形成与所述势垒层接触的所述沟道层的第III族氮化物型半导体材料的导带边缘的能量，并且高于形成在所述缓冲层和所述势垒层之间的界面处的所述缓冲层的第III族氮化物型半导体材料的导带边缘的能量。
10.根据权利要求2或3所述的多层外延膜，其中
所述缓冲层由AlxGa1-xN(其中，x为1≥x≥0)形成，并且Al组分x沿从所述衬底表面到所述沟道层的方向是单调降低的，并且在范围内选择在从所述衬底表面到所述沟道层的方向(Z方向)上的Al组分x的变化率
。
11.根据权利要求8或9所述的场效应晶体管，其中
所述缓冲层由AlxGa1-xN(其中，x为1≥x≥0)形成，并且Al组分x沿从所述衬底表面到所述沟道层的方向是单调降低的，并且在范围内选择在从所述衬底表面到所述沟道层的方向(Z方向)上的Al组分x的变化率
。
12.一种外延生长在衬底上的多层外延膜，其可用于制造场效应晶体管，其特征在于
所述多层外延膜由显示自发极化和压电极化效应的化合物半导体或其半导体合金形成；
在所述化合物半导体或其半导体合金中显示的所述自发极化和压电极化效应随所述半导体材料的组分变化而在大小上连续地变化；
所述多层外延包含层状结构，其中在缓冲层上形成由电子供应层/沟道层构成的异质结，并且在所述电子供应层/沟道层的异质结界面处二维地积累电子；
所述缓冲层由半导体材料构成，所述半导体材料的组分从衬底表面沿从所述衬底表面到所述沟道层的方向单调变化；
在其组分单调变化、形成所述缓冲层的所述半导体材料中，设置所述组分变化，使得其连续变化，或以精细的膜厚度梯级阶梯式变化；
在其组分单调变化、形成所述缓冲层的所述半导体材料中，选择其在所述缓冲层和所述沟道层之间界面处的组分，使得与形成所述沟道层的半导体材料的导带边缘的能量相比，具有所述组分的半导体材料的导带边缘的能量更高；
在其组分单调变化、形成所述缓冲层的所述半导体材料中，选择其沿从所述衬底表面到所述沟道层的方向的组分变化，使得其组分单调变化的所述半导体材料的导带边缘的能量沿从所述衬底表面到所述沟道层的方向是单调降低的；
作为沿从所述衬底表面到所述沟道层的方向所选择的组分变化的结果，通过将在其组分单调变化、形成所述缓冲层的所述半导体材料中显示的自发极化和压电极化加和而得到的极化沿从所述衬底表面到所述沟道层的方向单调变化，并且得到的极化变化引起负极化的电荷在其组分单调变化、形成所述缓冲层的所述半导体材料中产生；
作为所产生的负极化的电荷的结果，在其组分单调变化、形成所述缓冲层的所述半导体材料中，这样的区域的导带边缘的能量单调降低，同时显示出沿从所述衬底表面到所述沟道层的方向，向电子能量更高的一侧凸起的形状；并且
选择所述沟道层的膜厚度，使其为在所述沟道层中二维积累的电子的德布罗意波长的5倍以下。
13.根据权利要求12所述的多层外延膜，其中
用来形成所述多层外延膜、显示自发极化和压电极化效应的所述化合物半导体或其半导体合金是第III族氮化物型化合物半导体或其半导体合金；
在所述多层外延膜中，
至于由电子供应层/沟道层构成的异质结，
所述沟道层由GaN，InGaN，或以(InvAl1-v)wGa1-wN(其中，1≥v≥0，并且1≥w≥0)表示的第III族氮化物型半导体材料形成，并且
所述电子供应层由AlGaN，InAlN层，或表示为InyAlxGa1-x-yN(其中，x和y为0或正值，并且1≥x+y≥0)的第III族氮化物型半导体材料构成，并且进行选择使得形成所述电子供应层的第III族氮化物型半导体材料的导带边缘的能量高于在所述缓冲层和所述沟道层之间的界面处形成所述沟道层的第III族氮化物型半导体材料的导带边缘的能量，从而形成异质结，所述的异质结具有由在所述界面处的导带边缘的能量差得到的能量势垒；
所述缓冲层由AlGaN，InAlN，或表示为InyAlxGa1-x-yN(其中，x和y为0或正值，并且1≥x+y≥0)的第III族氮化物型半导体材料形成，并且，在所述缓冲层和所述沟道层之间的界面处，选择形成所述缓冲层的第III族氮化物型半导体材料的组分，使得所述组分的第III族氮化物型半导体材料的导带边缘的能量高于形成所述沟道层的第III族氮化物型半导体材料的导带边缘的能量，从而形成异质结，所述的异质结具有由在所述界面处的导带边缘的能量差得到的能量势垒；
在其组分单调变化、形成所述缓冲层的所述第III族氮化物型半导体材料中，其沿从所述衬底表面到所述沟道层的方向的组分变化是由Al组分沿从所述衬底表面到所述沟道层的方向单调降低的组分变化和In组分沿从所述衬底表面到所述沟道层的方向单调增加的组分变化中的任何一种提供的。
14.根据权利要求12所述的多层外延膜，其中
用来形成所述多层外延膜、显示自发极化和压电极化效应的所述化合物半导体或其半导体合金是第III族氮化物型化合物半导体或其半导体合金；
所述多层外延膜包含层状结构，其中在所述缓冲层上形成由电子供应层/沟道层构成的异质结，其中势垒层插入在所述缓冲层和异质结之间，并且在所述电子供应层/沟道层的异质结界面处二维地积累电子；
在所述多层外延膜中，
至于由所述电子供应层/沟道层构成的所述异质结，
所述沟道层由GaN，InGaN，或以(InvAl1-v)wGa1-wN(其中，1≥v≥0，并且1≥w≥0)表示的第III族氮化物型半导体材料形成，并且
所述电子供应层由AlGaN，InAlN层，或表示为InyAlxGa1-x-yN(其中，x和y为0或正值，并且1≥x+y≥0)的第III族氮化物型半导体材料构成，并且进行选择使得形成所述电子供应层的第III族氮化物型半导体材料的导带边缘的能量高于在所述缓冲层和所述沟道层之间的界面处形成所述沟道层的第III族氮化物型半导体材料的导带边缘的能量，从而形成异质结，所述的异质结具有由在所述界面处的导带边缘的能量差得到的能量势垒；
所述势垒层插入在所述沟道层和缓冲层之间，并且由In AlGaN，或由(InvAl1-v)wGa1-wN(其中，1≥v≥0和1≥w≥0)表示的第III族氮化物型半导体材料形成，并且进行选择使得形成所述势垒层的第III族氮化物型半导体材料的导带边缘的能量高于形成与所述势垒层接触的所述沟道层的第III族氮化物型半导体材料的导带边缘的能量，并且在所述缓冲层和所述势垒层之间的界面处，形成所述势垒层的第III族氮化物型半导体材料的导带边缘的能量高于形成所述缓冲层的第III族氮化物型半导体材料的导带边缘的能量，从而形成异质结，所述的异质结具有由在所述界面处的导带边缘的能量差得到的能量势垒；
所述缓冲层由AlGaN，InAlN，或表示为InyAlxGa1-x-yN(其中，x和y为0或正值，并且1≥x+y≥0)的第III族氮化物型半导体材料形成，并且，在所述缓冲层和所述沟道层之间的界面处，选择形成所述缓冲层的第III族氮化物型半导体材料的组分，使得所述组分的第III族氮化物型半导体材料的导带边缘的能量高于形成所述沟道层的第III族氮化物型半导体材料的导带边缘的能量；并且
在其组分单调变化、形成所述缓冲层的所述第III族氮化物型半导体材料中，其沿从所述衬底表面到所述沟道层的方向的组分变化是由Al组分沿从所述衬底表面到所述沟道层的方向单调降低的组分变化和In组分沿从所述衬底表面到所述沟道层的方向单调增加的组分变化中的任何一种提供的。
15.一种场效应晶体管，其是使用外延生长在衬底上的多层外延膜制造的，其特征在于
所述多层外延膜由显示自发极化和压电极化效应的化合物半导体或其半导体合金形成；
在所述化合物半导体或其半导体合金中显示的所述自发极化和压电极化效应随所述半导体材料的组分变化而在大小上连续地变化；
所述多层外延包含层状结构，其中在缓冲层上形成由电子供应层/沟道层构成的异质结，并且由此在所述电子供应层/沟道层的异质结界面处二维地积累电子；
所述缓冲层由半导体材料构成，所述半导体材料的组分从衬底表面沿从所述衬底表面到所述沟道层的方向单调变化；
在其组分单调变化、形成所述缓冲层的所述半导体材料中，设置所述组分变化，使得其连续变化，或以精细的膜厚度梯级阶梯式变化；
在其组分单调变化、形成所述缓冲层的所述半导体材料中，选择在所述缓冲层和所述沟道层之间界面处的组分，使得与形成所述沟道层的半导体材料的导带边缘的能量相比，具有所述组分的半导体材料的导带边缘的能量更高；
在其组分单调变化、形成所述缓冲层的所述半导体材料中，选择其沿从所述衬底表面到所述沟道层的方向的组分变化，使得其组分单调变化的所述半导体材料的导带边缘的能量沿从所述衬底表面到所述沟道层的方向是单调降低的；
作为沿从所述衬底表面到所述沟道层的方向所选择的组分变化的结果，通过将在其组分单调变化、形成所述缓冲层的所述半导体材料中显示的自发极化和压电极化加和而得到的极化沿从所述衬底表面到所述沟道层的方向单调变化，并且所述极化变化引起负极化的电荷在其组分单调变化、形成所述缓冲层的所述半导体材料中产生；
作为所产生的负极化的电荷的结果，在其组分单调变化、形成所述缓冲层的所述半导体材料中，这样的区域的导带边缘的能量单调降低，同时显示出沿从所述衬底表面到所述沟道层的方向，向电子能量更高的一侧凸起的形状；
在所述电子供应层上安置所述场效应晶体管的栅极电极，并且定义为在所述栅极电极下的所述电子供应层的膜厚度和所述沟道层的膜厚度之和的有源层厚度a相对于栅极长度Lg的纵横比Lg/a满足Lg/a≥5；并且
选择所述沟道层的膜厚度，使其为在所述沟道层中二维积累的电子的德布罗意波长的5倍以下。
16.根据权利要求15所述的场效应晶体管，其中
用来形成所述多层外延膜并且显示发极化和压电极化效应的所述化合物半导体或其半导体合金是第III族氮化物型化合物半导体或其半导体合金；
在所述多层外延膜中，
至于由所述电子供应层/沟道层构成的所述异质结，
所述沟道层由GaN，InGaN，或以(InvAl1-v)wGa1-wN(其中，1≥v≥0，并且1≥w≥0)表示的第III族氮化物型半导体材料形成，并且
所述电子供应层由AlGaN，InAlN层，或表示为InyAlxGa1-x-yN(其中，x和y为0或正值，并且1≥x+y≥0)的第III族氮化物型半导体材料构成，并且进行选择使得在与所述沟道层的界面处，形成所述电子供应层的第III族氮化物型半导体材料的导带边缘的能量高于形成所述沟道层的第III族氮化物型半导体材料的导带边缘的能量，从而形成异质结，所述的异质结具有由在所述界面处的导带边缘的能量差得到的能量势垒；
所述缓冲层由AlGaN，InAlN，或表示为InyAlxGa1-x-yN(其中，x和y为0或正值，并且1≥x+y≥0)的第III族氮化物型半导体材料形成，并且，在所述缓冲层和所述沟道层之间的界面处，选择形成所述缓冲层的第III族氮化物型半导体材料的组分，使得所述组分的第III族氮化物型半导体材料的导带边缘的能量高于形成所述沟道层的第III族氮化物型半导体材料的导带边缘的能量，从而形成异质结，所述的异质结具有由在所述界面处的导带边缘的能量差得到的能量势垒；
在其组分单调变化、形成所述缓冲层的所述第III族氮化物型半导体材料中，其沿从所述衬底表面到所述沟道层的方向的组分变化是由Al组分沿从所述衬底表面到所述沟道层的方向单调降低的组分变化和In组分沿从所述衬底表面到所述沟道层的方向单调增加的组分变化中的任何一种提供的。
17.根据权利要求15所述的场效应晶体管，其中
用来形成所述多层外延膜、显示自发极化和压电极化效应的所述化合物半导体或其半导体合金是第III族氮化物型化合物半导体或其半导体合金；
所述多层外延膜包含层状结构，其中在所述缓冲层上形成由电子供应层/沟道层构成的异质结，其中势垒层插入在所述缓冲层和异质结之间，并且在所述电子供应层/沟道层的异质结界面处二维地积累电子；
在所述多层外延膜中，
至于由所述电子供应层/沟道层构成的所述异质结，
所述沟道层由GaN，InGaN，或以(InvAl1-v)wGa1-wN(其中，1≥v≥0，并且1≥w≥0)表示的第III族氮化物型半导体材料形成，并且所述电子供应层由AlGaN，InAlN层，或表示为InyAlxGa1-x-yN(其中，x和y为0或正值，并且1≥x+y≥0)的第III族氮化物型半导体材料构成，并且进行选择使得在与所述沟道层的界面处，形成所述电子供应层的第III族氮化物型半导体材料的导带边缘的能量高于形成所述沟道层的第III族氮化物型半导体材料的导带边缘的能量，从而形成异质结，所述的异质结具有由在所述界面处的导带边缘的能量差得到的能量势垒；
所述势垒层插入在所述沟道层和缓冲层之间，并且由In AlGaN，或由(InvAl1-v)wGa1-wN(其中，1≥v≥0和1≥w≥0)表示的第III族氮化物型半导体材料形成，并且进行选择使得形成所述势垒层的第III族氮化物型半导体材料的导带边缘的能量高于形成与所述势垒层接触的所述沟道层的第III族氮化物型半导体材料的导带边缘的能量，并且形成所述势垒层的第III族氮化物型半导体材料的导带边缘的能量高于形成在与所述势垒层的界面处的所述缓冲层的第III族氮化物型半导体材料的导带边缘的能量，从而形成异质结，所述的异质结具有由在所述界面处的导带边缘的能量差得到的能量势垒；
所述缓冲层由AlGaN，InAlN，或表示为InyAlxGa1-x-yN(其中，x和y为0或正值，并且1≥x+y≥0)的第III族氮化物型半导体材料形成，并且，在与所述势垒层的界面处，选择形成所述缓冲层的第III族氮化物型半导体材料的组分，使得所述组分的第III族氮化物型半导体材料的导带边缘的能量高于形成所述沟道层的第III族氮化物型半导体材料的导带边缘的能量；并且
在其组分单调变化、形成所述缓冲层的所述第III族氮化物型半导体材料中，其沿从所述衬底表面到所述沟道层的方向的组分变化是由Al组分沿从所述衬底表面到所述沟道层的方向单调降低的组分变化和In组分沿从所述衬底表面到所述沟道层的方向单调增加的组分变化中的任何一种提供的。
18.根据权利要求13所述的多层外延膜，其中
其组分单调变化、形成所述缓冲层的所述第III族氮化物型半导体材料由表示为AlxGa1-xN(其中，x为1≥x≥0)的第III族氮化物型半导体材料形成；
在其组分单调变化的所述第III族氮化物型半导体材料中显示的沿从所述衬底表面到所述沟道层方向的所述组分变化由Al组分x沿从所述衬底表面到所述沟道层的方向单调降低的组分变化提供，并且
在范围内选择在从所述衬底表面到所述沟道层的方向(Z方向)上的Al组分x的变化率
19.根据权利要求14所述的多层外延膜，其中
其组分单调变化、形成所述缓冲层的所述第III族氮化物型半导体材料由表示为AlxGa1-xN(其中，x为1≥x≥0)的第III族氮化物型半导体材料形成；
在其组分单调变化的所述第III族氮化物型半导体材料中显示的沿从所述衬底表面到所述沟道层方向的所述组分变化由Al组分x沿从所述衬底表面到所述沟道层的方向单调降低的组分变化提供，并且
在范围内选择在从所述衬底表面到所述沟道层的方向(Z方向)上的Al组分x的变化率
20.根据权利要求16所述的多层外延膜，其中
其组分单调变化、形成所述缓冲层的所述第III族氮化物型半导体材料由表示为AlxGa1-xN(其中，x为1≥x≥0)的第III族氮化物型半导体材料形成；
在其组分单调变化的所述第III族氮化物型半导体材料中显示的沿从所述衬底表面到所述沟道层方向的所述组分变化由Al组分x沿从所述衬底表面到所述沟道层的方向单调降低的组分变化提供，并且
在范围内选择在从所述衬底表面到所述沟道层的方向(z方向)上的Al组分x的变化率
21.根据权利要求17所述的多层外延膜，其中
其组分单调变化、形成所述缓冲层的所述第III族氮化物型半导体材料由表示为AlxGa1-xN(其中，x为1≥x≥0)的第III族氮化物型半导体材料形成；
在其组分单调变化的所述第III族氮化物型半导体材料中显示的沿从所述衬底表面到所述沟道层方向的所述组分变化由Al组分x沿从所述衬底表面到所述沟道层的方向单调降低的组分变化提供，并且
在范围内选择在从所述衬底表面到所述沟道层的方向(Z方向)上的Al组分x的变化率
全文摘要
本发明提供一种第III族氮化物型场效应晶体管，该场效应晶体管通过在缓冲层中传导残余载流子而降低漏电流分量，并且实现了击穿电压的提高，且提高了沟道的载流子限制效应(载流子限制)以改善夹断特性(以抑制短沟道效应)。例如，在将本发明应用于GaN型场效应晶体管时，除了沟道层的GaN外，还将铝组分向顶部逐渐或阶梯式降低的组分-调制的(组分-梯度)AlGaN层用作缓冲层(异质缓冲)。对于将要制备的FET的栅极长度Lg，选择电子供应层和沟道层的层厚度之和a，以满足Lg/a≥5，并且在这样的情况下，在不超过在沟道层中室温下积累的二维电子气的德布罗意波长的5倍(约500)的范围内选择沟道层的层厚度。
文档编号H01L29/778GK101390201SQ20068005338
公开日2009年3月18日 申请日期2006年10月25日 优先权日2005年12月28日
发明者井上隆, 中山达峰, 安藤裕二, 村濑康裕, 大田一树, 宫本广信, 山之口胜己, 黑田尚孝, 分岛彰男, 冈本康宏 申请人:日本电气株式会社