具有光遮蔽性的多重金属内连线结构及其制作方法

专利名称：具有光遮蔽性的多重金属内连线结构及其制作方法
技术领域：
本发明涉及一种多重金属内连线结构及其制作方法，尤其涉及一种运 用交错设计的多重金属内连线结构及其制作方法。
背景技术：
互补式金属氧化物半导体晶体管图像传感器(CMOS image sensor, CIS ) 和电荷耦合装置(charge-coupleddevices, CCDs)都是现有才支术中常用来将 光转换为电子信号的光学电路元件，两者的应用范围皆很广泛，包括有扫 描器、摄影机、以及照相机等等，但是因为电荷耦合装置受限于价位高以 及体积大的问题，所以目前市面上以互补式金属氧化物半导体晶体管图像 传感器较为普及。由于互补式金属氧化物半导体晶体管图像传感器是以传统的半导体工 艺制作，因此可以大幅减少所需成本及元件尺寸，而其应用范围包括个人 电脑相机以及数字相机等数字电子商品，目前互补式金属氧化物半导体晶 体管图像传感器大致分为线型、面型两种，而线型互补式金属氧化物半导 体晶体管图像传感器以应用在扫瞄器等产品为主，面型互补式金属氧化物 半导体晶体管图像传感器则以应用在数字相机等产品为主。请参考图1至图2,图1至图2为现有技术中制作用于互补式金属氧化 物半导体晶体管图像传感器的多重金属内连线结构的工艺剖面示意图。如图1所示，现有互补式金属氧化物半导体晶体管图像传感器包括一像素阵 列区域(pixel array area) 102以及一逻辑电路区域104,分别制作于一半导 体基底110上，且像素阵列区域102包括多个浅沟隔离(shallow trench isolation, STI) 112以及多个光电二极管(photodiode ) 114,而逻辑电路区 域104包括多个逻辑元件115。其中，各光电二极管114是另电连接相对应 的重置晶体管(reset transistor )、 电；充汲取元4牛(current source follower )及 列选择开关(row selector)等的金属氧化物半导体(MOS )晶体管(未显 示)，而且浅沟隔离112是用来作为任两相邻的光电二极管114与金属氧化物半导体晶体管之间的绝缘体(insulator),以避免光电二极管114因和其 他元件相接触而发生短路。随后于半导体基底110上形成一层间介电(inter layer dielectric, ILD ) 层116,覆盖光电二极管114、逻辑元件115与浅沟隔离112,接着于层间 介电层116上进行一金属化工艺，以形成一第一图案化金属层118与一第一 阻挡金属层120。由于此金属化工艺是先蚀刻层间介电层116,接着于层间 介电层116上沉积一金属层，例如一铜金属层，最后再于此金属层与层间 介电层116上进行一平坦化工艺，例如一化学机械抛光(chemical mechanical polishing, CMP)工艺，以形成第一图案化金属层118与第一阻挡金属层 120，而又因为现有技术的第一阻挡金属层120常利用形成大面积金属图案 来作为光遮蔽性结构，因此第一阻挡金属层120的图案密度(pattern density ) 远大于第一图案化金属层118的图案密度，所以在经过此平坦化工艺之后， 第一阻挡金属层120会因为图案密度过高而导致表面发生凹陷(dishing), 而导致之后一连串的金属化工艺与平坦化工艺都会产生不均匀的问题，并 且此种不均匀的问题会随着往后金属化工艺与平坦化工艺的数量增加而变 得更加严重，如图2所示，接续于层间介电层116、第一图案化金属层118、 与 一第 一阻挡金属层120上形成一金属间介电(inter metal dielectric, IMD ) 层122,并再形成一第二图案化金属层124与一第二阻挡金属层126以及于 第二图案化金属层124与第二阻挡金属层126上沉积一介电层128，就更会 加剧逻辑电路区域104与像素阵列区域102的高低落差，导致严重平坦化 不均匀的问题。发明内容本发明的目的是提供一种多重金属内连线结构及其制作方法，特别是 指一种运用交错设计的多重金属内连线结构及其制作方法，以解决上述现 有技术所遭遇到的限制与问题。根据本发明，提供一种制作具有光遮蔽性的多重金属内连线结构的方 法，该方法至少包括下列步骤，提供一基底，且该基底表面具有一像素阵 列区域(pixel array area)与一逻辑电路区域，于该基底上沉积一第一介电 层，于该第一金属间介电层上进行一第一金属化工艺，以于该像素阵列区 域与该逻辑电路区域上方分别形成一第一图案化金属层以及一第二图案化金属层，于该第一图案化金属层、该第二图案化金属层与该第一介电层上 沉积一第二介电层，于该第二介电层上进行一第二金属化工艺，以于该像 素阵列区域与该逻辑电路区域上方分别形成一第三图案化金属层以及一第 四图案化金属层，且该第四图案化金属层的图案与该第二图案化金属层的 图案为交错设计，以完全遮蔽该逻辑电路区域，以及于该第三图案化金属 层与该第四图案化金属层上沉积 一 平坦化介电层。根据本发明，另提供一种具有光遮蔽性的多重金属内连线结构，其至少包括有一基底，且该基底表面具有一像素阵列区域与一逻辑电路区域； 一第一介电层，置放于该基底上； 一第一图案化金属层，置放于该第一介 电层上，且位于该基底表面的该像素阵列区域上方； 一第二图案化金属层， 置放于该第一介电层上，且位于该基底表面的该逻辑电路区域上方； 一第 二介电层，置放于该第一图案化金属层与该第二图案化金属层上； 一第三 图案化金属层，置放于该第二介电层上，且位于该基底表面的该像素阵列 阵列区域上方； 一第四图案化金属层，置放于该第二介电层上，且位于该 基底表面的该逻辑电路区域上方，该第四图案化金属层的图案与该第二图 案化金属层的图案为交错设计，以完全遮蔽该逻辑电路区域；以及， 一平 坦化介电层，置放于该第三图案化金属层与该第四图案化金属层上。


图1至图2为现有技术中制作用于互补式金属氧化物半导体晶体管图 像传感器的多重金属内连线结构的工艺示意图；图3至图5为本发明第一优选实施例的多重金属内连线结构的工艺示意图；图6至图9为本发明第二优选实施例的多重金属内连线结构的工艺示意图；图10至图12为本发明第三优选实施例的多重金属内连线结构的工艺 示意图。主要元件符号说明102、 202、 302、 402:像素阵列区域 104、 2CW、 304、 404:逻辑电路区域 110、 210、 310、 410:半导体基底112:浅沟隔离114:光电二极管115、 215、 315、 415:逻辑元件116:层间介电层118、 218、 318、 418:第一图案化金属层124、 220、 320、 420:第二图案化金属层120:第一阻挡金属层122:金属间介电层224、 324、 424:第三图案化金属层226、 326、 426:第四图案化金属层126:第二阻挡金属层128:介电层212、 312、 412:绝缘体214、 314、 414:感光性的结构216、 316、 416:第一介电层222、 322、 422:第二介电层228、 328、 428:平坦化介电层240、 440:第一图案区域250、 450:第二图案区域260:第三图案区域270:第四图案区域317:金属插塞具体实施方式
请参考图3至图4，图3至图4为本发明第一优选实施例的多重金属内 连线结构的工艺剖面示意图。如图3所示，本发明首先提供一基底210，且 基底210表面具有一像素阵列区域202与一逻辑电路区域204，其中，基底 210是一半导体基底，但不限制为一硅晶片(wafer)或一硅覆绝缘(SOI) 等的基底，且像素阵列区202还包括多个感光性的结构214,例如光电二极 管(photodi de)等，用来接收外部的光线并感测光照的强度，而且该些感 光性的结构另电连接有重置晶体管、电流汲取元件或列选择开关等的CMOS晶体管(未显示)，以及多个绝缘体212，例如浅沟隔离(STI)或局部硅氣 化绝缘层(local oxidation of silicon isolation layer, LOCOS),用以避免感光 性的结构214、 MOS晶体管与其他元件相接触而发生短路，而逻辑电路区 204则可包括多个逻辑元件215。接着，于基底210上沉积一第一介电层216，例如一具有硅氧化合物等 的层间介电层，并且于第一介电层216上进行一第一金属化工艺，以于像 素阵列区域202与逻辑电路区域204上方分别形成一第一图案化金属层218 以及一第二闺案化金属层220。而此第一金属化工艺可为一铜、铝等金属的 镶嵌(damascene)工艺，例如先进行一蚀刻工艺，以干蚀刻或湿蚀刻处理 第 一介电层216 ，以于像素阵列区域202及逻辑电路区域204上方的第 一介 电层216中分别形成具有通道蚀刻图案(via etching pattern)或沟渠蚀刻图 案(trench etching pattern )的第 一 图案区域240以及第二图案区域250 ，接 着于第一介电层216上形成一第一金属层(未显示)，例如利用一化学气相 沉积工艺(chemical vapor deposition, CVD)、 一物理气相沉积工艺(physical vapor deposition, PVD)、 一镀膜工艺或一电镀工艺所形成一铜金属层或一 铝金属层，然后于此第一金属层与第一介电层216上再进行一第一平坦化 工艺，例如一化学机械抛光(CMP)工艺或一蚀刻工艺，以于第一图案区 域240以及第二图案区域250中分别形成第一图案化金属层218以及第二 图案化金属层220,其中第二图案化金属层220的图案包括有多个第一区块。接着，如图4所示，先于第一图案化金属层218、第二图案化金属层 220、与第一介电层216上沉积一第二介电层222,例如利用一化学气相沉 积工艺沉积一金属间介电层，再于第二介电层222上进行一第二金属化工 艺，以于像素阵列区域202与逻辑电路区域204上方分别形成一第三图案 化金属层224以及一第四图案化金属层226,其中第四图案化金属层226的 图案包括有多个第二区块。而此第二金属化工艺亦同样可为一铜、铝等金 属的镶嵌工艺，例如先进行一蚀刻工艺，以干蚀刻或湿蚀刻第二介电层222, 以于像素阵列区域202及逻辑电路区域204上方的第二介电层222中分别 形成具有通道蚀刻图案或沟渠蚀刻图案的第三图案区域260以及第四图案 区域270，接着于第二介电层222上形成一第二金属层(未显示)，例如利 用一化学气相沉积工艺、 一物理气相沉积工艺、 一镀膜工艺或一电镀工艺 所形成一铜金属层或一铝金属层，然后于此第二金属层与第二介电层222，例如一化学机械抛光工艺或一蚀刻工艺，以于第三图案区域260以及第四图案区域270中分别形成一第三图案化金属 层224以及一第四图案化金属层226。最后，于第三图案化金属层224与该 第四图案化金属层226上沉积一平坦化介电层228。其中值得注意的是，在本第一优选实施例中，第一图案化金属层218 以及第二图案化金属层220具有相同或近似的图案密度(pattern density )， 而第三图案化金属层224以及第四图案化金属层226具有相同或近似的图 案密度，而且各图案化金属层均无大面积的金属图案。如此便可以避免在 金属化工艺与平坦化工艺的过程中产生表面不均匀的问题，并且即使随着 往后金属化工艺与平坦化工艺的数量增加，本发明的多重金属内连线结构 也不会有表面不均匀的问题。此外，第四图案化金属层226的图案与第二 图案化金属层220的图案为交错设计，以于逻辑电路区域204上堆叠构成 一具有较高围案密度的图案化金属层，作为光线的阻挡层，并且第四图案 化金属层226的图案与第二图案化金属层220的图案垂直投影于基底210 表面的图案面积是完全遮蔽逻辑电路区域204,其中第二图案化金属层220 的图案与第四图案化金属层226的图案可以是部分重叠或是完全不重叠； 而第一图案化金属层218的图案与第三图案化金属层224的图案则是完全 对准重叠，并且可完全遮蔽绝缘体212,而仅曝露出感光性的结构214。另 外，考量到其他较佳的光遮蔽效果，如图5所示，第四图案化金属层226 的图案与第二图案化金属层220的图案也可以设计成为具有内密外疏的图 案密度，也就是使得第四图案化金属层226的图案与第二图案化金属层220 在靠近像素阵列区域202的部分图案具有较高的图案密度，而外围的部分 图案具有较低的图案密度，或者，第二图案化金属层220的图案与第四图 案化金属层226的图案也可以在靠近像素阵列区域202的部分重叠，而在 外围的部分完全不重叠，以取得较佳的光遮蔽效果。请参考图6至图9,图6至图9为本发明第二优选实施例的多重金属内 连线结构的工艺剖面示意图。如图6所示，本发明首先提供一基底310，且 基底310表面具有一像素阵列区域302与一逻辑电路区域304，而如同上述 第一优选实施例的态样，基底310亦包括有多个感光性的结构314、 CMOS 晶体管(未显示)以及多个绝缘体312等，在此不多加赘述。接着，于基 底310上沉积一第一介电层316，并且于第一介电层316上进行一第一金属化工艺，以于像素阵列区域302与逻辑电路区域304上方分别形成一第一 图案化金属层318以及一第二图案化金属层320。而此第一金属化工艺可为 一铝、铝铜合金等金属的蚀刻工艺，例如先于第一介电层316上形成一第 一金属层(未显示)，例如利用一化学气相沉积工艺、 一物理气相沉积工艺、 或一镀膜工艺形成一铝金属层或一铝铜合金金属层，然后再进行一蚀刻工 艺，例如一千蚀刻工艺或一湿蚀刻工艺，蚀刻此第一金属层，以于像素阵 列区域302以及逻辑电路区域304的第一介电层316上方分别形成第一图 案化金属层318以及第二图案化金属层320,其中第二图案化金属层320的 图案包括有多个第一区块。然后，如图7所示，于第一图案化金属层318、第二图案化金属层320、 与第一介电层316上沉积一第二介电层322,例如一金属间介电层，再于第 二介电层322上进行一平坦化工艺，例如一化学机械抛光工艺或一蚀刻工 艺，接着于第二介电层322上进行一第二金属化工艺，以于像素阵列区域 302与逻辑电路区域304上方分别形成一第三图案化金属层324以及一第四 图案化金属层326，其中第四图案化金属层326的图案包括有多个第二区块。 而此第二金属化工艺亦同样可为一铝、铝铜合金等金属的蚀刻工艺，例如 先于第二介电层322上形成一第二金属层(未显示)，例如利用一化学气相 沉积工艺、 一物理气相沉积工艺、或一镀膜工艺形成一铝金属层或一铝铜 合金金属层，然后再蚀刻此第二金属层，以于像素阵列区域302以及逻辑 电路区域304的第二介电层322上方分别形成第三图案化金属层324以及 第四图案化金属层326。最后，于第三图案化金属层324与该第四图案化金 属层326上沉积一平坦化介电层328。如同上述第 一优选实施例，本第二优选实施例的第 一图案化金属层318 以及第二图案化金属层320具有相同或近似的图案密度，而第三图案化金 属层324以及第四图案化金属层326具有相同或近似的图案密度，而且各 图案化金属层均无大面积的金属图案。这样就可以避免在金属化工艺与平 坦化工艺的过程中产生表面不均匀的问题，并且即使随着往后金属化工艺 与平坦化工艺的数量增加，本发明的多重金属内连线结构也不会有表面不 均匀的问题。此外，第四图案化金属层326的图案与第二图案化金属层320 的图案是交错设计，以于逻辑电路区域304上堆叠构成一具有较高图案密 度的图案化金属层，作为光线的阻挡层，并且第四图案化金属层326的图案与第二图案化金属层320的图案垂直投影于基底310表面的图案面积是 完全遮蔽逻辑电路区域304，其中第二图案化金属层320的图案与第四图案 化金属层326的图案可以是部分重叠或是完全不重叠；而第一图案化金属 层318的图案与第三图案化金属层324的图案则是完全对准重叠，并且可 完全遮蔽绝缘体312,而仅膝露出感光性的结构314。另外，考量到其他较佳的光遮蔽效果，如图8所示，第四图案化金属 层326的图案与第二图案化金属层320的图案也可以设计为具有内密外疏 的图案密度，也就是使得第四图案化金属层326的图案与第二图案化金属 层320在靠近像素阵列区域302的部分图案具有较高的图案密度，而外围 的部分图案具有较低的图案密度，或者，第二图案化金属层320的图案与 第四图案化金属层326的图案也可以在靠近像素阵列区域302的部分重叠， 而在外围的部分完全不重叠，以取得较佳的光遮蔽效果。此外，如图9所示，在本第二优选实施例中，当基底310上沉积第一 介电层316后，可以额外在第一介电层316中制作一介层洞(viahole)(未 显示)，如此一来在形成第一金属层时即可形成一金属插塞317，而此金属 插塞317可明显地提供更好的光遮蔽效果。请参考图IO至图12，图IO至图12为本发明第三优选实施例的多重金 属内连线结构的工艺剖面示意图。如图10所示，本发明首先提供一基底410, 且基底410表面具有一像素阵列区域402与一逻辑电路区域404，而如同上 述第一与第二优选实施例的态样，基底410亦包括有多个感光性的结构414、 CMOS晶体管(未显示)以及多个绝缘体412等，在此不多加赘述。接着， 于基底410上沉积一第一介电层416,并且于第一介电层416上进行一第一 金属化工艺，以于像素阵列区域402与逻辑电路区域404上方分别形成一 第一图案化金属层418以及一第二图案化金属层420。而此第一金属化工艺 可为一铜、铝等金属的镶嵌工艺，例如先对第一介电层416进行一蚀刻工 艺，以于像素阵列区域402及逻辑电路区域404上方的第一介电层416中 分别形成具有通道蚀刻图案或沟渠蚀刻图案的第一图案区域440以及第二 图案区域450，接着于第一介电层416上形成一第一金属层(未显示)，例 如利用一化学气相沉积工艺、 一物理气相沉积工艺、 一镀膜工艺或一电镀 工艺所形成一铜金属层或一铝金属层，然后于此第一金属层与第一介电层 416上进行一第一平坦化工艺，例如一化学机械抛光工艺或一蚀刻工艺，以于第一图案区域440以及第二图案区域450上分别形成第一图案化金属层 418以及第二图案化金属层420,其中第二图案化金属层420的图案包括有 多个第一区块。然后，如图11所示，于第一图案化金属层418、第二图案化金属层420、 与第一介电层416上沉积一第二介电层422，例如一金属间介电层，随后再 于第二介电层422上进行一第二金属化工艺，以于像素阵列区域402与逻 辑电路区域404上方分别形成一第三图案化金属层424以及一第四图案化 金属层426，其中第四图案化金属层426的图案包括有多个第二区块。而此 第二金属化工艺可为一铝、铝铜合金等金属的蚀刻工艺，例如先于第二介 电层422上形成一第二金属层(未显示)，例如利用一化学气相沉积工艺、 一物理气相沉积工艺、或一镀膜工艺形成一铝金属层，然后再进行一蚀刻 工艺，例如一干蚀刻工艺或一湿蚀刻工艺，蚀刻此第二金属层，以于像素 阵列区域402上方以及逻辑电路区域404上方分别形成第三图案化金属层 424以及第四图案化金属层426。最后，可选择性地于第三图案化金属层424 与该第四图案化金属层426上沉积一平坦化介电层428或保护层。同样的，如同上述第一与第二优选实施例，第三优选实施例的第一图 案化金属层418以及第二图案化金属层420具有相同或近似的图案密度， 而第三图案化金属层424以及第四图案化金属层426具有相同或近似的图 案密度，而且各图案化金属层均无大面积的金属图案。这样可以避免在金 属化工艺与平坦化工艺的过程中产生表面不均匀的问题，并且即使随着往 后金属化工艺与平坦化工艺的数量增加，本发明的多重金属内连线结构也 不会有表面不均匀的问题。此外，第四图案化金属层426的图案与第二图 案化金属层420的图案是交错设计，以于逻辑电路区域404上堆叠形成一 具有较高图案密度的图案化金属层，作为光线的阻挡层，并且第四图案化 金属层426的图案与第二图案化金属层420的图案垂直投影于基底410表 面的图案面积是完全遮蔽逻辑电路区域404，其中第二图案化金属层420的 图案与第四图案化金属层426的图案可以是部分重叠或是完全不重叠，而 第一图案化金属层418的图案与第三图案化金属层424的图案则是完全对 准重叠，并且可完全遮蔽绝缘体412，而仅曝露出感光性的结构414。另外， 考量到其他较佳的光遮蔽效杲，如图12所示，第四图案化金属层426的图 案与第二图案化金属层420的图案也可以设计为具有内密外疏的图案密度,也就是使得第四图案化金属层426的图案与第二图案化金属层420在靠近 像素阵列区域402的部分图案具有较高的图案密度，而外围的部分图案具 有较低的图案密度，或者，第二图案化金属层420的图案与第四图案化金 属层426的围案也可以在靠近^f象素阵列区域402的部分重叠，而在外围的 部分完全不重叠，以取得较佳的光遮蔽效果。此外，在本发明的各实施例中的第 一金属化工艺与第二金属化工艺之 间亦可以视各种情况或不同产品的需求，增加额外的第三、第四等的多道 金属化工艺于第二金属化工艺之前或之后施行，更有甚者，本发明也可以 用各种不同金属化工艺的排列组合，例如铜金属化工艺以及铝金属化工艺， 以制作多重金属内连线结构，并不限于上述的三种优选实施例。以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等 变化与修饰，皆应属本发明的涵盖范围。
权利要求
1. 一种制作具有光遮蔽性的多重金属内连线结构的方法，该方法至少包括下列步骤提供基底，且该基底表面定义有像素阵列区域与逻辑电路区域；于该基底上形成第一介电层；于该第一介电层上进行第一金属化工艺，以于该像素阵列区域与该逻辑电路区域上方分别形成第一图案化金属层以及第二图案化金属层；于该第一图案化金属层、该第二图案化金属层与该第一介电层上形成第二介电层；于该第二介电层上进行第二金属化工艺，以于该像素阵列区域与该逻辑电路区域上方分别形成第三图案化金属层以及第四图案化金属层，且该第四图案化金属层的图案与该第二图案化金属层的图案为交错设计，并完全遮蔽该逻辑电路区域；以及于该第三图案化金属层与该第四图案化金属层上沉积平坦化介电层。
2. 如权利要求1所述的方法，其中该第一图案化金属层以及该第二图 案化金属层具有相同或近似的图案密度。
3. 如权利要求1所述的方法，其中该第三图案化金属层以及该第四图 案化金属层具有相同或近似的图案密度。
4. 如权利要求1所述的方法，其中该第一金属化工艺又包括有 蚀刻该第一介电层，以于该像素阵列区域及该逻辑电路区域上方的该第一介电层中分别形成第一图案区域以及第二图案区域； 于该第一介电层上形成第一金属层；于该第一金属层与该第一介电层上进行第一平坦化工艺，以于该第一 图案区域以及该第二图案区域上分别形成第一图案化金属层以及第二图案 化金属层。
5. 如权利要求1所述的方法，其中该第二金属化工艺又包括有 蚀刻该第二介电层以于该像素阵列区域上方以及该逻辑电路区域上方的该第二介电层中分别形成第三图案区域以及第四图案区域； 于该第二介电层上形成第二金属层；于该第二金属层与该第二介电层上进行该第二平坦化工艺，以于该第 三图案区域以及该第四图案区域上分别形成第三图案化金属层以及第四图案化金属层。
6. 如权利要求4所述的方法，其中该第一平坦化工艺包括化学机械抛光工艺或蚀刻工艺。
7. 如权利要求5所述的方法，其中该第二平坦化工艺包括化学机械抛 光工艺或蚀刻工艺。
8. 如权利要求1所述的方法，其中该第一金属化工艺又包括有 于该第一介电层上形成第一金属层；以及蚀刻该第 一金属层以于该像素阵列区域上方以及该逻辑电路区域上方 分别形成第一图案化金属层以及第二图案化金属层。
9. 如权利要求1所述的方法，还包括有于该第二介电层上进行平坦化 工艺的步骤。
10. 如权利要求l所述的方法，其中该第二金属化工艺又包括有 于该第二介电层上形成第二金属层；以及蚀刻该第二金属层以于该像素阵列区域上方以及该逻辑电路区域上方 分别形成第三图案化金属层以及第四图案化金属层。
11. 如权利要求l所述的方法，其中该像素阵列区域中包括有多个光 学元件区域与多个浅沟隔离区域，且该第一图案化金属层的图案与该第三 图案化金属层的图案是完全重叠，并且完全遮蔽该些浅沟隔离区域，而仅 曝露出该些光学元件区域。
12. 如权利要求l所述的方法，其中该第二图案化金属层的图案与该 第四图案化金属层的图案是完全不重叠，以堆叠形成具有较高图案密度的 图案化金属层，并且完全遮蔽该逻辑电路区域。
13. 如权利要求l所述的方法，其中该第二图案化金属层的图案与该 第四图案化金属层的图案是部分重叠，以堆叠形成具有较高图案密度的图 案化金属层，并且完全遮蔽该逻辑电路区域。
14. 如权利要求l所述的方法，其中该第一金属层与该第二金属层包 括铜或铝。
15. 如权利要求l所述的方法，其中该第三金属层与该第四金属层包 括铜或铝。
16. —种具有光遮蔽性的多重金属内连线结构，其至少包括有 基底，且该基底表面具有像素阵列区域与逻辑电路区域； 第一介电层，置放于该基底上；第一图案化金属层，置放于该第一介电层上，且位于该基底表面的该像素阵列区域上方；第二图案化金属层，置放于该第一介电层上，且位于该基底表面的该 逻辑电路区域上方；第二介电层，置放于该第一图案化金属层、该第二图案化金属层、与 该第一介电层上；第三图案化金属层，置放于该第二介电层上，且位于该基底表面的该 像素阵列区域上方；第四图案化金属层，置放于该第二介电层上，且位于该基底表面的该 逻辑电路区域上方；该第四图案化金属层的图案与该第二图案化金属层的图案为交错设 计，以完全速蔽该逻辑电路区域；以及平坦化介电层，置放于该第三图案化金属层与该第四图案化金属层上。
17. 如权利要求16所述的结构，其中该第一图案化金属层以及该第 二图案化金属层具有相同或近似的图案密度。
18. 如权利要求16所述的结构，其中该第三图案化金属层以及该第 四图案化金属层具有相同或近似的图案密度。
19. 如权利要求16所述的结构，其中该像素阵列区域中包括有多个 光学元件区城与多个浅沟隔离区域，且该第一图案化金属层的图案与该第 三图案化金属层的图案是完全重叠，并且完全遮蔽该些浅沟隔离区域，而 仅曝露出该些光学元件区域。
20. 如权利要求16所述的结构，其中该第二图案化金属层的图案及 该第四图案化金属层的图案是完全不重叠，以堆叠形成具有较高图案密度 的图案化金属层，并且完全遮蔽该逻辑电路区域。
21. 如权利要求16所述的结构，其中该第二图案化金属层的图案及 该第四图案化金属层的图案是部分重叠，以堆叠形成具有较高图案密度的 图案化金属层，并且完全遮蔽该逻辑电路区域。
22. 如权利要求16所述的结构，其中该第一金属层及该第二金属层 包括铜或铝。
23. 如权利要求16所述的结构，其中该第三金属层及该第四金属层 包括铜或铝。
全文摘要
制作多重金属内连线的方法包括提供具有像素阵列区与逻辑电路区的基底，于基底上形成第一介电层并进行第一金属化工艺以形成第一图案化金属层与第二图案化金属层，形成第二介电层并进行第二金属化工艺以形成第三图案化金属层与第四图案化金属层，第四与第二图案化金属层的图案是交错设计以完全遮蔽逻辑电路区，及沉积介电层。
文档编号H01L21/70GK101246843SQ20071000538
公开日2008年8月20日 申请日期2007年2月14日 优先权日2007年2月14日
发明者刘彦秀 申请人:联华电子股份有限公司