专利名称：双栅双应变沟道全耗尽SOI MOSFETs器件结构的制作方法
技术领域：
本发明属于微电子学与固体电子学技术领域，涉及一种集成电路的基本 单元MOSFET，具体涉及一种双栅双应变沟道全耗尽SOI MOSFETs器件结构。
背景技术：
集成电路的发展进入Sub-100nm时代，随着器件的沟道长度不断縮小， 常规单栅MOS器件的短沟道效应(Short Channel Effects)越来越严重，表 现为栅控能力下降，阈值电压发生漂移，亚阈值斜率增大，器件泄漏电流增 大，对器件性能产生严重影响。近年来，沟道能带工程成为一个研究热点， 被认为是能推动器件特征尺寸继续减小的有效措施之一。对于NMOS器件， 引入应变Si作为电子的导电沟道，对于PMOS器件，引入应变SiGe作为空 穴的导电沟道，提高载流子迁移率，进而提升整个电路的工作速度。由于 NMOS和PMOS分别要应用不同的应变材料，相应的工艺流程也就不同， 工艺不兼容成为限制应变器件集成化应用的一个技术瓶颈。对于PMOS，由 于应变SiGe层为隐埋导电沟道，上层Sicap层的存在使得栅与应变SiGe导 电沟道距离过大，栅控能力下降，而且Sicap层容易在高栅偏压条件下成为 空穴的寄生导电沟道，造成PMOS器件性能下降。双栅器件可以弥补传统单 栅控制能力的不足，同时可使栅长减小到大约10nm，被认为是能够推动 CMOS技术的特征尺寸继续减小的一种极具竞争力的器件结构。
发明内容
本发明的目的是提供一种双栅双应变沟道全耗尽SOI MOSFETs器件结 构，解决现有单栅体硅沟道MOS器件随着特征尺寸的减小，短沟道效应越 来越严重，亚阈值斜率增大；以及由于对NMOS和PMOS分别要应用不同 的应变材料带来的工艺不兼容的问题。
本发明所采用的技术方案是， 一种双栅双应变沟道全耗尽SOI MOSFETs器件结构，特点是，包括顶栅，顶栅的两边设置有Si3N4侧墙，Si3N4 侧墙的一边设置有源区，源区的外侧设置有STI浅槽隔离区，Si3N4侧墙的 另一边设置有漏区，漏区的外侧也设置有STI浅槽隔离区，顶栅和SbN4侧 墙的下面有一层顶栅氧化层，顶栅氧化层的下面有一层应变Si层，应变Si 层的下面有一层应变SiGe层，应变SiGe层的下面有一层底栅氧化层，底栅
氧化层的下面设置有底栅，底栅的两边设置有Si3N4侧墙。
底栅安置在隐埋氧化层中，隐埋氧化层的下面设置一层硅衬底。
本发明的有益效果是，解决了N管和P管工艺上不兼容的问题，有利 于集成化的实现。该器件在单栅工作模式下，分别用顶栅和底栅控制上层应 变Si层和下层应变SiGe层。对于PMOS器件，用底栅直接控制下层应变 SiGe层作为空穴的导电沟道，消除了顶栅控制时的寄生导电沟道。在双栅工 作模式下，双栅联合控制沟道，栅一栅耦合作用增强了对沟道的静电控制能 力，充分发挥了双栅器件驱动能力强、亚阈值斜率陡直、对沟道控制能力强 的优点，有效地抑制了短沟道效应。
图l是本发明的结构示意图2是本发明的实施例的结构示意图3a为本发明的制备流程步骤l和步骤2的结构示意图，图3b为本发明的 制备流程步骤3的结构示意图，图3c为本发明的制备流程步骤4的结构示意
图，图3d为本发明的制备流程步骤5的结构示意图4a为NMOS在单栅和双栅工作模式下的输出特性比较图，图4b为 PMOS在单栅和双栅工作模式下的输出特性比较图5a为单栅应变SiGe沟道PMOS顶栅(top-gate)与底栅(bottom-gate) 控制模式下驱动能力的对比图，图5b为顶栅和底栅控制模式下的跨导能力的 对比图6a是PMOS在单、双栅工作模式下的亚阈值特性曲线的对比图，图6b 是PMOS在单、双栅工作模式下的跨导特性曲线的对比图中，1、顶栅，2、 SbN4侧墙，3、源区，4、 STI浅槽隔离区，5、底栅 氧化层，6、底栅，7、隐埋氧化层，8、硅衬底，9、顶栅氧化层，10、漏区， 11、应变Si层，12、应变SiGe层，13、绝缘氧化层，14、两硅片的键合面， 15、初始硅片，16、键合硅片。
具体实施例方式
下面结合附图和具体实施方式
对本发明进行详细说明。
如图1所示，为本发明的结构示意图，顶栅l的两边设置有Si3N4侧墙2， Si3N4侧墙2的一边设置源区3，源区3的外侧设置有STI浅槽隔离区4， SbN4侧 墙2的另一边设置有漏区10，漏区10的外侧也设置有STI浅槽隔离区4，顶栅l 下面有一层顶栅氧化层9，顶栅氧化层9的下面为器件沟道区，沟道区分为应 变Si层ll和应变SiGe层12两层，上层为应变Si层ll，应变Si层ll的下面有应 变SiGe层12，应变SiGe层12的下面有一层底栅氧化层5，底栅氧化层5的下面 设置有底栅6，底栅6的两边设置有Si3N4侧墙2。
如图2所示，为本发明的实施例的结构示意图，主要的结构与图l相同， 不同之处在于同时将底栅6安置在隐埋氧化层7中，并在隐埋氧化层7的下面
设置有一层硅衬底8。
本发明的双栅双应变沟道全耗尽SOI MOSFETs器件结构，其制备按照以 下步骤实施，
步骤l、在Si基片上用超高真空化学气相淀积法(UHVCVD)线性生长 Ge组分渐变的Si,.xGex层；900。C士1(TC生长relaxed Si,《Gex层，其中x=y; 680。C士10。C生长strained Si层，厚度5nm; 525。C士10。C生长strained S"zGez 层，厚度5nm，其中Py，以便应变SiGe层受到较大的应力，如图3a。
步骤2、 STI隔离，热生长底栅氧化层，厚度lnm，温度〈700。C，时间 3h;淀积多晶硅栅，形成底栅，底栅搀杂，反应离子刻蚀法(RIE)实现底 栅图形化；随后低压化学气相淀积(LPCVD)生长厚氧化层，化学机械化平 坦过程，如图3a。图示中的各层的结构图表为A~~A截面的各层示意图。
步骤3、分子力键合(molecular bonding)实现两片键合，智能剥离(Smart cut)除去上层硅片的衬底部分，此衬底硅片可循环使用；然后用化学湿法除 去一系列生长层，只保留应变Si层和应变SiGe层；沟道掺杂注入，调整阈 值电压，如图3b。
步骤4、热生长顶栅氧化层，厚度lnm，温度650°C±10°C，时间3h; 而后淀积多晶硅栅，栅搀杂注入，反应离子刻蚀法(RIE)实现顶栅图形化， 形成顶栅，如图3c。
步骤5、 Si3N4侧墙形成，源漏区外延生长及离子注入，注意各步中退火 温度不超过850。C，时间不超过10s，以保证沟道材料的应变特性，同时为保 证顶栅和底栅的对准，实际工艺中底栅尺寸可略大于顶栅，如图3d。
本发明的结构既可以在单栅模式也可以在双栅模式下工作，单栅工作模 式是指把上述新结构的其中一个栅接地时的情况。对于NMOS来说，底栅接
地，用顶栅来控制上层应变Si层作为电子的导电沟道；对于PMOS来说，顶 栅接地，底栅控制下层应变SiGe层作为空穴的导电沟道；双栅工作模式是指 双栅联合控制沟道的工作模式。为了体现本发明提出的新器件结构的优越 性，分别与现有的体硅沟道单、双栅器件的电学特性作以对比。
图4a为NMOS在单栅和双栅工作模式下的输出特性比较，图4b为PMOS 在单栅和双栅工作模式下的输出特性比较。对于NMOS，体硅沟道的驱动电 流单栅(SG)时为1120uA/um，双栅(DG)为1885uA/um，同比提高68%; Ge^.3时，应变Si沟道的驱动电流SG时为1600uA/um， DG为2464uA/um，同 比提高54%。对于PMOS，体硅沟道的驱动电流单栅(SG)时为一153uA/um， 双栅(DG)为一307uA/um，同比提高100%; Ge=0.3，应变SiGe沟道的驱动 电流SG时为一255uA/um， DG为一490uA/um，同比提高92%。
对于应变Si沟道NMOS,迁移率的提高主要来自于载流子(主要是电子) 有效质量的减小和谷间声子散射率的降低。由于应力作用，硅导带的六重简 并能谷会分裂成两组 一组是能量低于原来能谷的二重简并能谷，另一组是 能量高于原来能谷的四重简并能谷。二重简并能谷沿着与界面垂直的方向， 四重简并能谷沿着与界面平行的方向。高低能谷之间能级差的经验值为 0.6xeV， x为Ge含量，SiGe层中Ge组分的增加，对应上层应变Si层中的张应 力变大，电子迁移率也相应随之增大。对于PMOS器件，迁移率的提高来自 于中心布里渊区重、轻空穴能带的分离，导致较低的带间散射，同时，应力 引起价带结构的畸变，空穴有效质量降低，因而空穴迁移率随Ge组分的增加 而增大。可见，无论单栅还是双栅工作模式，应变沟道结构的驱动能力均大 于体硅沟道，同时双栅模式下的驱动能力均高于单栅模式，这是因为双栅联 合控制沟道，能更容易、更迅速地实现沟道反型，因而具有更强的驱动能力。
图5a为单栅应变SiGe沟道PMOS顶栅(top-gate)与底栅(bottom-gate) 控制模式下驱动能力的对比。Ge=0.3时，顶栅栅控时驱动电流为-155uA/um， 底栅栅控时驱动电流为-255uA/um，后者比前者提高了 69%。图5b为顶栅和 底栅控制模式下的跨导曲线。Vtg=Vbg;1.5V， Vds;0.5V， Ge=0.3时， gmJg=107.5nS/pm, gm—bg=154.7^iS/nm，后者比前者提高了 44%。顶栅控制模 式下，上层应变Si层的存在导致顶栅与下层应变SiGe沟道距离增大，栅对 沟道的控制能力减弱，造成跨导下降；同时顶栅偏压较高时，大量空穴会由 应变SiGe层向上层的应变Si层转移，产生寄生沟道，致使迁移率下降，驱 动能力降低，造成器件性能全面退化。底栅直接控制下层应变SiGe层，不 存在空穴寄生沟道，栅控能力和跨导较顶栅控制机制均有了明显提高。
图6a给出了PMOS在单、双栅工作模式下的亚阈值特性曲线的对比，图 6b给出了PMOS在单、双栅工作模式下的跨导特性曲线的对比。对于SG PMOS，体硅沟道S^lmV/dec，应变沟道S-87mV/dec;对于DG PMOS，体 硅沟道S-71mV/dec，应变沟道S^63mV/dec。可以看出，双栅器件的结构特 性决定其比单栅器件有更好的控制沟道的能力，顶栅与底栅共同控制沟道， 加之沟道区为超薄结构，体现了近乎理想的亚阈值斜率，其中双栅应变 Sio.70Geo.30 PMOS的亚阈值斜率S-63mV/dec接近理想状况(60mV/dec)。跨 导特性比较，Ge^a3时，SGPMOS的峰值跨导为147nS4un， DGPMOS的峰 值跨导为360pS/Mm，同比提高142%，双栅模式比单栅模式具有更优异的栅 控能力。
本发明的器件工作在双栅模式下体现出比单栅模式更为优异的抑制短 沟道效应的能力。短沟道效应的主要机制为次表面穿通，源漏电荷共享和 漏致势垒降低效应(DIBL)。其中超薄沟道结构决定了我们可以忽略次表
面穿通效应；双栅作用使得源漏耗尽区在沟道反型区中产生的两个三角形的 耗尽区减小，因而相应的源漏电荷共享作用也减小，这是由双栅器件的结构 特性所决定的。我们模拟了漏致势垒降低效应(DIBL) : Ge=0.3，应变Si 沟道NMOS， SG时DIBL-24.4mV/V， DG时DIfiL-11.7mV/V;应变SiGe沟道 PMOS， SG时DIBL-26.8mV/V, DG时DIBL-16.8mV/V。可见，双栅器件对 DIBL效应的抑制能力要明显优于单栅器件，这是因为两个栅共同控制沟道， 抑制了漏端电力线向源端的穿透，从而有效抑制了漏致势垒降低效应。
本发明把应变Si层和应变SiGe层统一在一个沟道中，采用相同的器件 结构，NMOS和PMOS仅通过掺杂类型的改变来实现，很好地解决了N管 和P管工艺上不兼容的问题。此器件既可以在单栅模式也可以在双栅模式下 工作，作为单栅应变器件时，若实现NMOS功能，底栅接地，顶栅起控， 上层应变Si层作为电子的导电沟道；实现PMOS功能时，顶栅接地，底栅 起控，下层应变SiGe层作为空穴的导电沟道，采用底栅控制模式解决了 P 管顶栅控制能力较弱和易产生寄生沟道的问题。在双栅工作模式下双栅联合 控制沟道，与单栅工作模式相比，双栅模式可以降低亚阈值漏电，沟道区采 用较低的掺杂浓度，避免了重掺杂时电离杂质散射引起迁移率的退化，提高 了器件的驱动能力。同时，此器件采用了抬升源漏区/超薄沟道结构，栅控能 力得以进一步增强，并且可以有效抑制短沟道效应，抬升的源漏区结构有利 于减小源漏区串联电阻。
权利要求
1、一种双栅双应变沟道全耗尽SOI MOSFETs器件结构，其特征在于包括顶栅(1)，顶栅(1)的两边设置有Si3N4侧墙(2)，Si3N4侧墙(2)的一边设置有源区(3)，源区(3)的外侧设置有STI浅槽隔离区(4)，Si3N4侧墙(2)的另一边设置有漏区(10)，漏区(10)的外侧也设置有STI浅槽隔离区(4)，顶栅(1)和Si3N4侧墙(2)的下面有一层顶栅氧化层(9)，顶栅氧化层(9)的下面有一层应变Si层(11)，应变Si层(11)的下面有一层应变SiGe层(12)，应变SiGe层(12)的下面有一层底栅氧化层(5)，底栅氧化层(5)的下面设置有底栅(6)，底栅(6)的两边设置有Si3N4侧墙(2)。
2、 根据权利要求l所述的SOIMOSFETs器件结构，其特征在于所述的 底栅(6)设置有隐埋氧化层(7)，隐埋氧化层(7)的下面设置有一层硅 衬底(8)。
全文摘要
本发明公开的一种双栅双应变沟道全耗尽SOI MOSFETs器件结构，包括顶栅的两边设置有Si<sub>3</sub>N<sub>4</sub>侧墙，Si<sub>3</sub>N<sub>4</sub>侧墙的一边设置有源区，Si<sub>3</sub>N<sub>4</sub>侧墙的另一边设置有漏区，源区和漏区的外侧设置有STI浅槽隔离区，顶栅和Si<sub>3</sub>N<sub>4</sub>侧墙的下面有一层顶栅氧化层，顶栅氧化层的下面有一层应变Si层，应变Si层的下面有一层应变SiGe层，应变SiGe层的下面有一层底栅氧化层，底栅氧化层的下面设置有底栅，底栅的两边设置有Si<sub>3</sub>N<sub>4</sub>侧墙，底栅安置在隐埋氧化层中，埋氧层下为硅衬底层。本发明无论在单、双栅工作模式，采用应变沟道时器件的驱动电流均高于体硅沟道器件；双栅模式比单栅模式具有更为理想的亚阈值斜率，更强的驱动能力，更高的跨导和更强的抑制短沟道效应的能力。
文档编号H01L29/66GK101170133SQ20071001919
公开日2008年4月30日 申请日期2007年11月27日 优先权日2007年11月27日
发明者静 刘, 孙立伟, 媛 杨, 勇 高 申请人:西安理工大学