专利名称：后道互连介质堆层的实施方法
技术领域：
本发明属于半导体集成电路制造工艺技术领域，具体涉及一种改进的后道介质堆层的实施方法。
背景技术：
近几十年来，CMOS(互补金属氧化物半导体)技术一直按摩尔定律规定的路线而高速发展，芯片集成度不断提高，性能不断提升，单位器件成本逐渐下降。随着特征尺寸的不断减小，互连延迟逐渐取代器件延迟成为影响芯片性能的主要因素。为了满足器件集成度和性能的需求，铜(Cu)材料/低介电常数(k)材料的互连逐渐取代传统的铝(Al)互连成为主流。
对90nm及以下技术代而言，一般采用低k材料作层间介质(ILD)和层内介质(IMD)，以降低后道产生的延迟，提高芯片整体性能。所谓低k材料的k值一般在1-3.9之间。目前而言，基于二氧化硅的低k材料即掺碳的氧化硅(carbon doped oxide，CDO)材料，是业界首选的材料，因为它具备与传统二氧化硅介质互连工艺相兼容的优异特性。CDO材料由于制备工艺的影响，一般含有一定量的H，所以也称之为SiCO或SiCOH。根据制备工艺条件的不同，其k值可以在2.7-3.0之间变化，应用到后道的ILD和IMD中，可以使电容降低20％左右，互连延迟(即RC延迟)可以降低了25-30％。
但是，CDO材料具有低k介质材料的共同缺点，即机械性能较差，且CDO材料的应力属于张应力。一般逻辑电路都会有多层金属互连结构，多层CDO薄膜的张应力会给芯片带来严重的影响；同时，其机械性能也会严重影响芯片的整体性能。针对这些特点，业界一般使用SiO2作为第一层和最高层金属互连的介质层。请参阅图1所示的应用示意图，其中图中“-”代表压应力，“+”代表张应力。因为SiO2具有压应力，可以平衡CDO引入的张应力，同时也能增强整个互连多层堆栈结构的机械强度，因而整个后道介质堆层的可靠性被大幅度提升，并极大地提高了后道的可靠性和成品率。
然而，根据国际半导体技术路线图(ITRS)和按比例缩小原则，第一层金属互连具有最具挑战性的特征尺寸，其布线最密集。也就是说，如果在第一层金属间使用SiO2作介质，其高布线密度会带来严重的层内寄生电容，并导致后道的互连延迟增加，大幅度降低芯片性能。因此，业界需要找出一种合适的实施方法来解决性能和可靠性之间的平衡问题。
发明内容
本发明要解决的技术问题是提供一种可以平衡后道介质堆层性能和可靠性的后道互连介质堆层的实施方法。
为了解决上述技术问题，本发明提供了一种新的后道互连介质堆层的实施方法，该方法包括应用具有压应力的二氧化硅材料作为金属前介质及最高层金属互连介质；应用具有张应力的低介电常数材料作为第一层金属互连介质和后道的其他层金属互连介质。
进一步地，所述的低k材料是基于掺碳氧化硅的。
进一步地，所述掺碳氧化硅的含碳量在5％到30％之间。
进一步地，由二氧化硅材料形成的金属前介质和最高层金属互连介质是采用高密度等离子体化学气相淀积技术制备的，其中形成金属前介质和最高层金属互连介质的制备过程中，介质淀积速率与溅射速率比例在1.5到10之间。
相对于现有技术，本发明的实施方法通过将具有张应力的低介电常数材料作为布线密度最高的第一层金属互连介质，不仅平衡了后道应力改善整个后道机械性能，而且极大地降低了后道的寄生电容，从而起到了提高了整个后道的可靠性和性能的有益效果。
通过以下对本发明一实施例结合其附图的描述，可以进一步理解其发明的目的、具体结构特征和优点。其中，附图为图1为现有后道结构应力示意图；图2为采用本发明的实施方法形成的后道部分截面结构示意图。
具体实施例方式
为使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例对本发明作进一步详细说明。
请参阅图2，本发明后道互连介质堆层的实施方法包括应用具有压应力的二氧化硅(SiO2)材料作为金属前介质20；应用具有张应力的低k(介电常数)材料作为第一层至仅次于最高层金属互连介质；应用具有压应力的SiO2材料作为最高层金属互连介质。
值得提出的是，在本实施方式中，后道的最高层金属互连介质包括最高金属线间介质1、最高层金属层间介质3及位于两者之间的刻蚀阻挡层2。在很多工艺方案中，最高金属线间介质1和最高层金属层间介质3是采用相同的介质材料，一次成膜工艺形成，则就不会设置刻蚀阻挡层2。后道的第一层金属互连介质是指第一层金属线间介质21。后道的其他层结构与最高层金属互连相同，在此不再赘述。
在本发明中，低k材料是基于掺碳氧化硅(CDO)的介质材料，所使用的掺碳氧化硅的含碳量在5％到30％之间，k值较佳范围是1.5-3.3。由于含碳量和掺碳氧化硅薄膜的硬度、k值、应力、孔隙结构、孔隙密度等参数直接相关，其具体指标可以根据实际工艺和应用要求来调整。基于CDO的低k介质材料能够很好地与传统CMOS技术相兼容，且具有张应力，可以对其制造工艺进行调准来得到不同的薄膜性能，以满足不同产品实际应用的需要。应用于金属前介质和最高层金属互连介质SiO2是采用高密度等离子体化学气相淀积(HDP-CVD)技术制备的。在制备SiO2介质层的过程中，对半导体衬底施加偏压，并调节制备装置的反应腔内的气体比例。其中增加惰性气体百分比，可以在SiO2介质层薄膜淀积的同时，实现部分离子对半导体衬底表面薄膜的轰击和溅射效应，即是会刻蚀掉一部分淀积的薄膜，从而提高了介质填充能力，因此HDP-CVD制备工艺中的淀积速率/离子溅射速率比例是很重要的参数。由于离子轰击效应，使表面SiO2薄膜产生很强的压应力。通过调节其淀积速率/离子溅射速率比例在1.5到10之间，实现对淀积速率和轰击程度很好的控制，从而实现对SiO2介质薄膜应力的控制。
对于90nm及以下技术代而言，本发明的实施方法通过使用具有压应力的SiO2作为金属前介质和最高层金属互连介质材料，将具有张应力的低k介质材料作为其他层金属互连的介质，起到了平衡后道应力改善整个后道机械性能的效果。另外通过将低k介质材料作为布线密度最高的第一层金属互连介质，极大地降低了后道的寄生电容，减少了后道的互连延迟，从而提高了整个后道的可靠性、成品率和性能。
权利要求
1.一种后道互连介质堆层的实施方法，其特征在于该方法包括应用具有压应力的二氧化硅材料作为金属前介质及最高层金属互连介质；应用具有张应力的低介电常数材料作为第一层金属互连介质和后道的其他层金属互连介质。
2.如权利要求1所述的实施方法，其特征在于所述的低介电常数材料是基于掺碳氧化硅的。
3.如权利要求2所述的实施方法，其特征在于所述掺碳氧化硅的含碳量在5％到30％之间。
4.如权利要求1所述的实施方法，其特征在于由二氧化硅材料形成的金属前介质和最高层金属互连介质是采用高密度等离子体化学气相淀积技术制备的，其淀积速率与溅射速率比例在1.5到10之间。
5.如权利要求1所述的实施方法，其特征在于所述低介电常数材料的介电常数在1.5-3.3之间。
全文摘要
本发明公开了一种后道互连介质堆层的实施方法，其涉及半导体集成电路制造工艺技术领域。本发明的实施方法通过使用具有压应力的SiO
文档编号H01L21/02GK101030567SQ20071003918
公开日2007年9月5日 申请日期2007年4月6日 优先权日2007年4月6日
发明者康晓旭 申请人:上海集成电路研发中心有限公司