专利名称：万用半导体测试结构阵列的制作方法
技术领域：
本发明大致上涉及集成电路(IC)设计，且尤其涉及一可适用于各种不同测试结构类型的测试结构阵列。
背景技术：
在目前互补金属氧化物半导体(CMOS)逻辑制程的科技中，因微缩影近似(lithographic proximity)、种种图样密度区域间的蚀刻负载效应、化学机械抛光不平整等等因素导致了各装置电性参数的差异，这主宰且劣化了电路效能的变异性与产能的降低。为维持电路效能与产品产能，晶片厂提供了制程特性相关的设计规则套件，这通常称为建议规则(Recommended Rules)。制程越复杂，需要具体描述越多的装置与制程参数。
习惯上，生产监控测试晶片(production monitoring test chips)系放置在出产晶粒(product dies)间小小的划线区域。但是它有限的空间与许多测试装置不相符。许多测试装置所需要的空间仅在大的测试晶片上找得到，通常单一晶片厂的制程依各特性目的而划分。在使用测试晶片有用时，它们对不间断的生产监控不提供帮助，也不协助除去不设在测试晶片上的实际电路的错误。
虽然测试装置的数目增加了，而光刻(photolithography)的范围尺寸仍旧没有改变，为有限的33×26mm2。为妥协有限的光刻范围尺寸与大量测试装置之特性的需求，已提出种种采用可定址阵列(addressable array)与多工单元存取(multiplexed cell access)之测试工具设计方法。
单独的测试装置通常占据很小的区域。若将他门放置在可定址阵列内，即一测试装置形成阵列一部分的单位单元，然后大量的测试装置可被容纳在二维的空间内，然而仍可被少量的地址所定址。多工单元存取系透过少量的输入/输出节点切换存取大量的测试装置，其为公知的探测器卡上的”探测焊垫”(probe pads)。
然而每个测试装置具有不同的连接，若各个单位单元相对之控制电路彼此也不相同，那么设计含有种种测试装置的大单位单元阵列通常将会徒劳无功。此外，因多工结构引起的寄生电阻也会妨碍许多种的量测方法，起因于过度的背景露电。
如此一来，需要具有共同单位单元结构的多工可定址测试结构阵列，这可将多工器结构之寄生电阻与非线性特性所造成的影响降到最低。
发明内容
本发明公开一种半导体测试结构阵列包含多个单位单元用以包含配置在一可定址阵列内的待测元件(DUTs)；以及一存取控制电路，位于每个单位单元内用以控制一个或多个DUTs的存取，其中该存取控制电路包含至少4个相同的控制传输栅(CTGs)且该多个存取控制电路系同类型。
然而，本发明的结构或操作方法与其附加的目的或优点将可从随后的特定实施例叙述配合阅读伴随着的图示时得到最佳的理解。
图1显示根据本发明之一实施例之测试结构阵列的方块图。
图2图示性的表示测试结构阵列的一个单位单元。
图3A～3C图示性的表示样本待测元件(DUT)的连接。
图4A～4C图示性的表示用于测试结构阵列单位单元中的控制传输栅的3个例子。
图5图示性的表示用以最佳化传输栅中电阻尺寸的待测电阻范例。
其中，附图标记说明如下100～测试阵列，110～核心阵列，115～单位单元，120～M位的行解码器(X)，130～N位的列解码器(Y)，140～I/O总线，150～探测焊垫，160～测试结构阵列，200～存取控制电路，210～控制传输栅(CTGs)，220～待测元件(DUT)，310～待测N型金属氧化物半导体(NMOS)晶体管，320～待测二极管，330～待测电阻，410、450～NMOS晶体管，415～P型或PMOS晶体管，420、440、460～NAND栅，425、465～反相器，430～PMOS晶体管，500～待测电阻范例，510、520～PMOS晶体管，515、525～NMOS晶体管，530～电阻。
具体实施例方式
本发明所公开的内容提供了一个具有多工可定址单位单元的万用测试结构阵列，其包含了待测元件(DUTs)且系透过多工结构存取。
图1显示根据本发明之一实施例之测试结构阵列的方块图。一核心阵列110包含了2M列与2N行的单位单元115。每个单位单元115可有一待测元件(DUT)。故在测试阵列100中的待测元件总数会有2M×2N个。
参照图1，每个独立的单位单元115可由M位的行解码器(X)120与N位的列解码器(Y)130所定址。对于一给定地址，仅选择一预定单位单元115，而测试信号被传送到该特定单元115内的DUT。
所有单位单元115在行上的相对端系透过相对的位线连接，而接着耦接至I/O总线140的总线。例如，每个单位单元115上有6个端点，故每行有6条位线，而I/O总线140也有6条总线。
就一小尺寸的核心阵列110，I/O总线140可仅有固定连线(hard wires)。但是若是大的核心阵列，从每一行把一位线归并在一起的负担将会相当大且影响量测的准确性。再给定一地址后可使用一多工I/O总线140，并使用行解码器选择各终端的一行耦接至I/O总线140。
参照图1，探测焊垫150是让测试设备与测试结构阵列160与任何因而放置在核心阵列110内的DUT作为接触用。XA
系M位列地址焊垫，而YA
系N位行地址焊垫。Vdd与GND系电源供应焊垫，Vdd焊垫作为正极供应电压，而GND焊垫作为共同较低供应电压。P1～P6焊垫系用以传递测试设备与DUTs间测试信号的终端焊垫。
图2图表式地表示测试结构阵列100的单位单元115。该单位单元包含一存取控制电路200与一待测元件(DUT)220。在存取控制电路200内，有6个相同的控制传输栅(CTGs)210，这一般由两地址引脚x与y所控制，即这些CTGs系同时开关。既然一个CTG210用一条引脚控制待测元件，故共有六条引脚P1～P6会耦接至DUT220。
为简化测试结构阵列100的设计，所有的单位单元系同类型的如示于图2，参照本发明之一较佳实施例，即使在单位单元的CTGs210内的晶体管可有与其他单位单元115不同的尺寸。
图3A～3C图表式的展示DUTs220的三个样本。图3A显示一待测N型金属氧化物半导体(NMOS)晶体管310。一引脚P1系连接至NMOS晶体管310的栅极。引脚P2与P3系连接至NMOS晶体管310的源极/漏极。一引脚P4系连接至NMOS晶体管310的基材(bulk)。引脚P5与P6系连接至NMOS晶体管310另一源极/漏极。注意到两源极与漏极均连接两个引脚，故可应用克耳文感测(Kelvin sensing)至NMOS晶体管310以减低由位线与总线线电阻造成的负面影响。
图3B显示一待测二极管320。两个引脚P1与P6没有使用。引脚P2与P3系连接至二极管320的正极。引脚P4与P5系连接至二极管320的负极。注意到正极与负极均连接到两个引脚，故可应用克耳文感测至二极管320以减低由位线与总线线电阻造成的负面影响。
图3C显示一待测电阻330。两个引脚P1与P6没有使用。引脚P2与P3系连接至电阻330的一端。引脚P4与P5系连接至电阻330的另一端。再一次地，有四个引脚连接至电阻330，故可应用克耳文感测至电阻330以减低由位线与总线线电阻造成的负面影响。
图4A～4C图表式的显示CTG210的三个范例。图4A显示具有以NMOS晶体管410与P型或PMOS晶体管415作为传输栅的CTG210。一NAND栅420与反相器425形成一地址解码器。当NAND栅的输入引脚x与y均为“高位”，NMOS晶体管410与PMOS晶体管415均导通以使一信号或电压通过CTG210。
图4B显示仅具有PMOS晶体管430作为传输栅的CTG210。与显示于图4A的CTG210相比，这种CTG210的优点是有较少的元件且占据较小的区域。但这种CTG210的缺点是无法让低电压也导通。
图4C显示也仅具有一传输晶体管的CTG210，NMOS晶体管450。与显示于图4A的CTG210相比，这种CTG210的优点是有较少的元件且占据较小的区域。但这种CTG210的缺点是无法让高电压也导通，与显示于图4A的CTG210相反。
当使用CTGs再多个DUTs间切换时有个问题，就是CTG的传输栅晶体管要操作在线性区以维持量测的准确性。若传输栅晶体管操作在饱和区，供应至DUT的电流会受到传输栅晶体管的限制，即DUT的跨电压增加将不会致使流经DUT的电流增加，故无法达到精确的量测。
图5图示性的表示一待测电阻作为将传输栅内晶体管尺寸最佳化的范例。在此PMOS晶体管510与520是一样的，NMOS晶体管515与525也是一样。就PMOS晶体管510而言，Ip代表源极-漏极电流。就NMOS晶体管515而言，In代表源极-漏极电流、Vdsn代表一源极-漏极电压、Vgsn代表栅极-源极电压而Vtn代表临界电压。就电阻530而言，Rd代表其电阻值、Id代表其电流而Vd代表电阻530的跨压。那么电流Id可被表示为Id＝In+Ip，若In＝Ip，则Id＝2·In 方程式1沟道宽度Wn与沟道长度Ln的NMOS晶体管515在线性区，方程式2In=μnCoxWnLn[(Vgsn-Vtn)·Vdsn-Vdsn22]]]>电阻530的跨压可以表示为Vf＝2·Vdsn+Vd方程式3Vdsn=Vf-Vd2]]>方程式4Vd＝Vf-2·Vdsn方程式5将方程式1与2代入方程式3、4与5，则得到传输栅晶体管525的沟道宽度与长度比方程式6WnLn=Vd2·Rd·μnCox[(Vf-Vtn)·Vf-Vd2-(Vf-Vd)28]]]>在一般的操作中，Vf、Rd与Vd是预定的，而剩下的参数在既定制程下是常数，故(Wn/Ln)的比值可由方程式6决定。接着，PMOS晶体管510的(Wp/Lp)的比值可由(Wn/Ln)而定，以使In＝Ip。
接下来，增加得自方程式6的(Wn/Ln)与(Wp/Lp)的比值，可增加更多的防护带(guard band)以确保传输栅晶体管永远操作在线性区。
依此发明，种种类型的待测元件可被放置在测试结构阵列的单位单元中。所有的单位单元是同类型的，即它们均具有六个CTGs。但是CTG内的传输栅晶体管的尺寸系规划为符合放置在单位单元里的待测元件以确保传输栅晶体管永远操作在线性区。利用可定址单位单元阵列与多工CTGs，可以使用少量的探测焊垫测试相对大量的装置。
虽然本发明在此以一个或更多个特定的范例作为实施例阐明及描述，不过不应将本发明局限于所示之细节，然而仍可在不背离本发明的精神下且在申请专利范围均等之领域与范围内实现许多不同的修改与结构上的改变。因此，最好将所附上的权利要求广泛地且以符合本发明领域之方法解释，在随后的权利要求前提出此声明。
权利要求
1.一种半导体测试结构阵列，包含多个单位单元，包含配置在一可定址阵列内的待测元件(DUTs)；以及一存取控制电路，在每个单位单元内用以控制一个或多个DUTs的存取，其中该存取控制电路包含至少两个相同的控制传输栅(CTGs)且该多个存取控制电路是同类型。
2.如权利要求1所述的半导体测试结构阵列，其中至少一个CTG更包含一个或多个NMOS晶体管与一个或多个PMOS晶体管连接为一传输栅。
3.如权利要求2所述的半导体测试结构阵列，其中该NMOS晶体管与PMOS晶体管具有预定沟道宽长比以确保对于一既定待测元件该NMOS与PMOS晶体管均操作在线性区。
4.如权利要求1所述的半导体测试结构阵列，其中至少一个CTG更包含一个或更多个NMOS晶体管连接为一传输栅。
5.如权利要求4所述的半导体测试结构阵列，其中该NMOS晶体管具有预定沟道宽长比以确保对于一既定待测元件该NMOS晶体管操作在线性区。
6.如权利要求1所述的半导体测试结构阵列，其中至少一个CTG更包含一个或更多个PMOS晶体管连接为一传输栅。
7.如权利要求6所述的半导体测试结构阵列，其中该PMOS晶体管具有预定沟道宽长比以确保对于一既定待测元件该PMOS晶体管操作在线性区。
8.如权利要求1所述的半导体测试结构阵列，更包含一个列解码器与一个行解码器用以定址该等单位单元。
9.如权利要求1所述的半导体测试结构阵列，其中在一存取控制电路中CTGs的数目至少有4个。
10.如权利要求1所述的半导体测试结构阵列，其中每个存取控制电路更包含一个或更多个定址解码器以同时地控制包含于其内的该等CTGs。
11.如权利要求1所述的半导体测试结构阵列，其中一列中多个单位单元相对的该CTGs系耦接至一列数据线。
12.如权利要求1所述的半导体测试结构阵列，其中一行中多个单位单元相对的该CTGs系耦接至一行数据线。
13.一种半导体测试结构阵列，包含多个单位单元，包含配置在一可定址阵列内的待测元件(DUTs)；以及一存取控制电路，在每个单位单元内用以控制一个或多个DUTs的存取，其中该存取控制电路包含至少两个相同的控制传输栅(CTGs)且该多个存取控制电路系同类型，以及其中至少一个该CTGs更包含一个或多个NMOS晶体管与一个或多个PMOS晶体管连接为一传输栅，其中该NMOS晶体管与PMOS晶体管具有预定沟道宽长比以确保对于一既定待测元件该NMOS与PMOS晶体管均操作在线性区。
14.一种半导体测试结构阵列，包含一列解码器；一行解码器；多个单位单元，包含配置在一可定址阵列内的待测元件(DUTs)；以及一存取控制电路，在每个单位单元内用以控制一个或多个DUTs的存取，其中该存取控制电路包含至少两个相同的控制传输栅(CTGs)且该多个存取控制电路系同类型，以及其中至少一个该CTGs更包含一个或多个NMOS晶体管与一个或多个PMOS晶体管连接为一传输栅，其中该NMOS晶体管与PMOS晶体管具有预定沟道宽长比以确保对于一既定待测元件该NMOS与PMOS晶体管均操作在线性区。
15.如权利要求14所述的半导体测试结构阵列，其中每个存取控制电路更包含一个或更多个定址解码器以同时地控制包含于其内的该等CTGs。
全文摘要
本发明公开一种半导体测试结构阵列包含多个单位单元用以包含配置在一可定址阵列内的待测元件(DUTs)；以及一存取控制电路，位于每个单位单元内用以控制一个或多个DUTs的存取，其中该存取控制电路包含至少4个相同的控制传输栅(CTGs)且该多个存取控制电路系同类型。
文档编号H01L21/82GK101022107SQ20071008523
公开日2007年8月22日 申请日期2007年2月14日 优先权日2006年2月14日
发明者董易谕 申请人:台湾积体电路制造股份有限公司