专利名称：前向体偏置控制的半导体集成电路的制作方法
技术领域：
本发明涉及半导体集成电路，并且更具体地涉及对于半导体集成电路应用前向体偏置以减小其功耗的技术。
背景技术：
通过提供大量诸如MOSFET和MISFET的绝缘栅场效应晶体管并且通过减小栅氧化膜的厚度，同时通过小型化工艺缩短沟道长度，已有大量尝试来提高半导体集成电路的集成度和运行速度。然而，这导致晶体管阈值电压的降低和与功耗成比例的漏电流的增加。并且，缩短的栅长度导致诸如阈值电压的MOS晶体管特性的显著变化。作为一种解决方案，现有技术中公知有DVS(动态电压调整)技术，该技术通过根据由处理器和SOC(片上系统)待完成的处理量动态地改变提供自电源电路的电压的电压值而抑制漏电流，从而实现半导体集成电路功耗的减少。
对于CMOS器件，通过调整源-衬底电压，即体偏置(body bias)，可一定程度地改善特性。特别是，如果将前向体偏置(FBB)应用于CMOS器件，则MOS晶体管的阈值电压和工作电压将降低，从而做出各种改进，诸如抑制特性变化、降低功耗、增加运行速度(例如，参见非专利文件1)。对于FBB-控制的半导体集成电路，面积效率通过应用以下布局而得到改进，在该布局中，包括用于提供体偏置的金属线的衬底电势提供单元夹在逻辑单元之间(例如，参见专利文件1)。
实现低功耗的另一方法是使用电荷再用电路(被称为“电荷循环使用电路”)，从而增加电源电路的功率转换效率，例如，线性稳压电路(例如，参见专利文件2)。
专利文件1日本早期公开专利申请No.2001-148464专利文件2日本专利No.2774244非专利文件1M.Miyazaki等的“A 175mV Multiply-Accumulate Unit usingan Adaptive Supply Voltage and Body Bias(ASB)Architecture”，ISSCC 2002/SESSION 3/DIGITAL SIGNAL PROCES SORES AND CIRCUITS/3.4然而，如在非专利文件1中所指出的，如果应用于CMOS器件的前向体偏置超过一定的电平，则漏电流快速增加并且功耗增加，同时CMOS器件的频率特性恶化。这是因为随着体偏置增加，流过由P衬底、N阱、P阱、源区扩散层等形成的前向二极管，寄生双极管，的电流将对CMOS器件具有更加显著的影响。所以，如果将过大的前向体偏置应用于CMOS器件，则将反而恶化其工作特性。
近年来，通过降低CMOS器件的工作电压来减小半导体集成电路的功耗。然而，如果将非常高的前向体偏置应用于工作在低电压的CMOS器件，则N阱中的衬底电压将变得低于P阱中的衬底电压，这将导致前向电流在由这些阱形成的PN结二极管中流动，从而P阱的衬底电压将低于实际应用的体偏置。由于在由P衬底和N阱形成的PN结二极管中存在前向电流，所以N阱中的衬底电压将高于实际应用的体偏置。因此，对于工作在低电压的CMOS器件，不可能应用非常大的前向体偏置，并且所以难于通过FBB控制而改善特性。对于在专利文件1中公开的半导体集成电路的布局，因为由于寄生双极管和阱电阻造成的漏电流，难于在远离衬底电势提供单元的部分中应用足够的体偏置。
基于在专利文件2中公开的技术，通过划分提供自电源电路的电压并将划分的电压提供给连接在一起的半导体集成电路的不同级，可以预期总体功耗的一定减少。为了增加待连接在一起的半导体集成电路的级数，有必要增加提供自电源电路的电压。然而，由于功耗在其它部分中将增大，例如通过提升电池电源装置的电池电压来增加提供自电源电路的电压并不实用。在提供自电源电路的电压并未实际增加的情况下，需要降低半导体集成电路的工作电压。然而，将难于通过FBB控制实现特性的改善。
发明内容
鉴于以上提出的问题，本发明的目的在于减少特别是FBB控制的半导体集成电路的功耗。
为了解决该问题，本发明提供了一种包括第一到第n功能块的半导体集成电路，其中，包括在第一功能块中的第一传导类型的绝缘栅场效应晶体管的源电压输入端子和包括在其中的第二传导类型的绝缘栅场效应晶体管的衬底电压输入端子分别与第一和第二电源端子连接；包括在第i(1≤i≤n-1)功能块中的该第一传导类型的绝缘栅场效应晶体管的衬底电压输入端子和包括在其中的该第二传导类型的绝缘栅场效应晶体管的源电压输入端子与包括在第(i+1)功能块中的该第一传导类型的绝缘栅场效应晶体管的源电压输入端子和包括在其中的该第二传导类型的绝缘栅场效应晶体管的衬底电压输入端子双极连接；包括在该第n功能块中的该第一传导类型的绝缘栅场效应晶体管的衬底电压输入端子和包括在其中的该第二传导类型的绝缘栅场效应晶体管的源电压输入端子分别与第三和第四电源端子连接。
因而，在位于较高电势侧的功能块中产生的衬底电流由位于较低电势侧的功能块收集。因此，即使在各功能块中产生衬底电流，该半导体集成电路的总体功耗将不会增加，从而可对低工作电压的功能块施加较大的前向体偏置。因此，通过FBB控制可减少半导体集成电路的总体功耗而同时实现特性改善的效果。
优选地，该半导体集成电路还包括第(n+1)功能块，其中包括在第二到第(n-1)功能块其中之一的第j功能块中的该第一传导类型的绝缘栅场效应晶体管的源电压输入端子和包括在第(n+1)功能块中的该第二传导类型的绝缘栅场效应晶体管的衬底电压输入端子连接在一起；包括在第j功能块中的该第一传导类型的绝缘栅场效应管的衬底电压输入端子和包括在第(n+1)功能块中的该第二传导类型的绝缘栅场效应晶体管的源电压输入端子连接在一起；包括在第j功能块中的该第二传导类型的绝缘栅场效应晶体管的源电压输入端子和包括在第(n+1)功能块中的该第一传导类型的绝缘栅场效应晶体管的衬底电压输入端子连接在一起；包括在第j功能块中的该第二传导类型的绝缘栅场效应晶体管的衬底电压输入端子和包括在第(n+1)功能块中的该第一传导类型的绝缘栅场效应晶体管的源电压输入端子连接在一起。
因而，可提供属于多级功能块的相同级的两个功能块(第j和第(n+1)功能块)，并且还可使用将电压提供给第一和第二传导类型的绝缘栅场效应晶体管的源和衬底的不同方法。
优选地，该半导体集成电路还包括多个恒压电路，用于将预定电压分别提供给包括在第一到第(n-1)功能块的每个功能块中的该第一传导类型的绝缘栅场效应晶体管的衬底电压输入端子和包括在其中的该第二传导类型的绝缘栅场效应晶体管的源电压输入端子。
因而，可将来自位于较高电势侧的功能块的衬底电流更精确地提供给位于较低电势侧的功能块。
更加优选地，该多个恒压电路中至少一个包括分别与包括在第一到第n功能块其中之一中的该第一和第二传导类型的绝缘栅场效应晶体管的源电压输入端子和衬底电压输入端子连接的四个电压输出端子，并且根据输入信号选择的电压从该四个电压输出端子的每一个输出。
因而，待施加给特定功能块的源电压和衬底电压可根据需要改变，并且可将电压设置为彼此相等以停止该功能块，因此减少功耗。
更加优选地，该多个恒压电路中的至少一个包括运算放大器，其接收作为差分输入电压的给定的基准电压和提供自该恒压电路的预定电压；并且该运算放大器通过接收提供自该第一和第二电源端子的电压和提供自该第三和第四电源端子的电压而工作。
因而，运算放大器的工作电压充分高于提供自恒压电路的基准电压和预定电压，从而提高了恒压电路的电压输出精度。
优选地，该第一到第n功能块的至少一个具有三阱结构，该结构包括该第一和第二传导类型的第一类型的半导体衬底，而该第一和第二传导类型的第二类型的倒掺杂阱形成在该半导体衬底上，并且该第一和第二传导类型的第一类型的阱形成在该倒掺杂阱上；以及该倒掺杂阱通过绝缘层与该半导体衬底绝缘。
因而，即使将前向体偏置施加给各个阱，在阱与半导体衬底之间也没有电流流动，从而可减少该半导体集成电路的功耗。
优选地，该第一到第n功能块的至少一个包括多条第一线，用于向包括在该功能块中的该第一传导类型的绝缘栅场效应晶体管提供衬底电压；以及多条第二线，用于向包括在该功能块中的该第二传导类型的绝缘栅场效应晶体管提供衬底电压，其中，该第一和第二线彼此平行并相互交替设置，并且该第一和第二传导类型的绝缘栅场效应晶体管设置在两者之间。
因而，远离第一线设置的晶体管接近于第二线，并且接近于第一线设置的晶体管远离第二线，从而一致的体偏置可施加给设置在第一和第二线之间的晶体管，而与各个晶体管距离第一线和第二线的距离无关。因此，可减小FBB控制的半导体集成电路的功耗而同时提高布局效率。
更优选地，该至少一个功能块包括线控制部分，用于根据待提供给包括在该功能块中的该第一和第二传导类型的各个绝缘栅场效应晶体管的前向体偏置的幅度而削减提供自该多条第一线和第二线的电压。
因此，在不必要施加较大的前向体偏置的情况下可进一步减小功耗。
更优选地，该至少一个功能块的具有三阱结构，该结构包括该第一和第二传导类型的第一类型的半导体衬底，而该第一和第二传导类型的第二类型的倒掺杂阱形成在该半导体衬底上，并且该第一和第二传导类型的第一类型的阱形成在该倒掺杂阱上；以及将衬底电压提供给该第一和第二传导类型的第二类型的该绝缘栅场效应晶体管的该第一和第二线的其中之一位于该阱的区域外侧的该倒掺杂阱上。
因此，第一和第二线的其中之一可布置在CMOS器件的阱区域外侧的倒掺杂阱上，从而进一步提高布局效率。
本发明还提供了一种半导体集成电路，其特征在于，该半导体集成电路具有三阱结构，该结构包括第一传导类型的半导体衬底，而第二传导类型的倒掺杂阱形成在该半导体衬底上，并且该第一传导类型的阱形成在该倒掺杂阱上，其中该倒掺杂阱通过绝缘层与该半导体衬底绝缘。
因此，即使将前向体偏置施加给各个阱，在阱与半导体集成电路之间也没有电流流动，从而可减少半导体集成电路的功耗。
本发明还提供了一种半导体集成电路，包括第一和第二传导类型的绝缘栅场效应晶体管；多条第一线，用于向该第一传导类型的绝缘栅场效应晶体管提供衬底电压；以及多条第二线，用于向该第二传导类型的绝缘栅场效应晶体管提供衬底电压，其中，该第一和第二线彼此平行并相互交替设置，并且该第一传导类型的绝缘栅场效应管设置在两者之间。
因此，远离第一线设置的晶体管接近于第二线，而接近于第一线设置的晶体管远离第二线，从而将一致的前向体偏置施加给设置在第一线和第二线之间的晶体管，而与各个晶体管距离第一线和第二线的距离无关。所以，可减小FBB控制的半导体集成电路的功耗而同时提高布局效率。
图1示出了根据本发明第一实施方式的半导体集成电路的结构；图2示出了恒压电路的电路结构示例；图3示出了图1所示的半导体集成电路的截面图；图4示出了功能块的各种金属线的布局；图5示出了本发明以及传统技术的电路模型；图6示出了根据本发明第二实施方式的半导体集成电路的截面图；图7示出了包括本发明的半导体集成电路的信息装置的示意图；图8示出了包括本发明的半导体集成电路的通信装置的示意图；图9示出了包括本发明的半导体集成电路的AV装置的示意图；图10示出了包括本发明的半导体集成电路的交通工具的示意图。
具体实施例方式
以下将参照附图描述本发明的优选实施方式。
第一实施方式图1示出了根据本发明第一实施方式的半导体集成电路的结构。该半导体集成电路包括四个功能块10a、10b、10c和10d，三个接口电路20a、20b和20c，以及四个恒压电路30a、30b、30c和30d。在以下描述中，当引用任一或所有功能块或恒压电路时，将省略下标字母。
各功能块10包括用于将源电压和衬底电压分别提供给PMOS晶体管(未示出)的电压输入端子11和12，并且包括用于将衬底电压和源电压分别提供给NMOS晶体管(未示出)的电压输入端子13和14，从而进行FBB控制。功能块10a的电压输入端子11和12分别与用于提供电压V1(例如，3.3V)的电压提供端子41和用于提供电压V2(例如，2.9V)的电压提供端子42连接。功能块10a的电压输入端子13和14分别与功能块10b的电压输入端子11和12连接。功能块10b的电压输入端子13和14分别与功能块10d的电压输入端子12和11连接。功能块10c的电压输入端子11到14分别与功能块10b的电压输入端子12、11、14和13连接。功能块10d的电压输入端子13和14分别与用于提供电压V7(例如，1.4V)的电压提供端子43和用于提供电压V8(例如，1.0V)的电压提供端子44连接。
电压V1到V8提供自半导体集成电路外部的电源电路或者内部的电源电路(未示出)。如果必要，可根据影响该半导体集成电路功能实现的外部环境和其它条件，例如处理进行良好、环境温度、各功能块10待执行的处理量、各功能块10抗软错误率等，而改变这些电压。
接口电路20设置在功能块10之间以实现功能块10之间的通信。由于各功能块10具有不同的工作电压，如果不同功能块10的信号输入/输出端子彼此直接连接，则会流动直通电流。因此，需经由其间的接口电路20进行通讯。特别是，接口电路20可为电平移位电路、光耦合电路等。接口电路20可替代为用于实现功能块10之间无线通信的接口电路，诸如那些用于非接触IC卡的接口电路。
各恒压电路30接收电压输入端子31处的基准电压，并且从电压输出端子32将对应于基准电压的预定电压提供给除了功能块10a的电压输入端子11和12以及功能块10d的电压输入端子13和14以外的功能块10的电压输入端子。具体地，恒压电路30a将基准电压V4(例如，2.3V)提供给功能块10a的电压输入端子13。恒压电路30b将基准电压V3(例如，2.7V)提供给功能块10a的电压输入端子14。恒压电路30c将基准电压V5(例如，2.1V)提供给功能块10b的电压输入端子14。恒压电路30d将基准电压V6(例如，1.7V)提供给功能块10b的电压输入端子13。
恒压电路30b包括与功能块10b的电压输入端子11到14连接的四个电压输出端子，并且根据来自各电压输出端子32的输入信号而选择性地输出电压。图2示出了恒压电路30b的示例性电路结构。恒压电路30b包括PMOS晶体管35和NMOS晶体管36，两者的源极分别与端子33和34连接，以及OTA37，其接收作为差分输入电压的施加给电压输入端子31的基准电压Vref和电压输出端子32的电压Vout3。当信号EN1处于“L”时，端子33和34一起被短接为基本相同的电势，并且电压输出端子32处于高阻抗状态。当信号EN1处于“H”时，OTA37被激活，从而调节晶体管35和36的栅电压使得电压Vout3和电压Vref彼此相等。因此，可以仅使用OTA37的功耗而稳定电压输出端子32的电压。
可以通过反馈电路38产生基准电压Vref。在反馈电路38中，漏极和栅极彼此连接的NMOS晶体管381接收来自电流源382的偏置电流以工作在饱和区。进而，将作为衬底电压的电压V1施加到NMOS晶体管381。输入有NMOS晶体管381的漏电压以及电压V2的运算放大器383的输出端子连接到NMOS晶体管381的源极，从而由二者之间的连接点提供基准电压Vref。通过该反馈结构，无论电压V1和外围温度的变化以及制造工艺的变化如何，都可以在NMOS晶体管381中流动恒定的饱和电流，从而提供稳定的基准电压Vref。
在恒压电路30b中的四个电压输出端子32的电压可通过4位信号EN3进行彼此转换。例如，当信号EN3的任一位处于“H”时，相应的电压输出端子32和33被短接为基本相同的电势。当信号EN3的所有位均处于“H”时，提供给端子33的电压由所有四个电压输出端子32提供，从而将相同的电压提供给功能块10b的电压输入端子11到14。结果，功能块10b不工作，并且从而功耗可基本为0。这对于当不需要功能块10b的功能时暂时禁止功能块10b特别有效。并且，可通过根据由功能块10b待执行的信号处理量而恰当地改变待提供给功能块10b的各种电压，可以减少功能块10b中的漏电流。
优选地，OTA37在接收到电压V1和V2其中之一以及电压V7和V8其中之一时工作。随后，OTA37的工作电压可成为足够高，并且可提高电压Vref和电压Vout3之间的比较精度。在不需要比较精度的情况下，OTA37的工作电压可较低。随后，减少OTA37的功耗。除了电压输出端子32的数量以外，恒压电路30a、30c和30d具有与恒压电路30b相同的电路结构。
图3示出了该半导体集成电路的截面图。图3中所示的四个CMOS器件各表示包括在图1中的功能块10a到10d中的CMOS器件。该半导体集成电路包括P衬底101和形成在P衬底101上的DN阱(倒掺杂阱)102，并且N阱103和P阱104形成在DN阱102上，因此形成三阱结构。具体地，DN阱102通过由SiO2等制成的绝缘层105与P衬底绝缘。
在图3中，所示出的寄生在该半导体集成电路的各CMOS器件上的包括P型扩散层106、DN阱102、N阱103以及P阱104的PNP型双极管和包括N型扩散层107、P阱104、N阱103以及DN阱102的NPN型双极管彼此重叠。考虑一种情况，即PNP型双极管的电流增益(集电极电流/基极电流)为“0.2”而NPN型双极管的电流增益为“2”。由于PNP型双极管的电流增益小于或等于1，电流流出成为PNP型双极管基极的DN阱102和N阱103。对于NPN型双极管，电流流出成为其发射极的P阱104。因此，包括在功能块10中的CMOS器件的衬底电流通过连接到在图3中由箭头指示的电压输入端子12和13的线而提供给下一功能块10。因此，通过在下一和后续功能块10中重复使用在功能块10中生成的衬底电流，除了最后的功能块以外，功能块10通过衬底电流的功耗可基本为0，从而实现半导体集成电路的总体功耗的减小。在各功能块10中，即使在衬底电流增加时也不会有问题。所以，即使各功能块10的工作电压较小，也允许施加较大的前向体偏置。因此，可改善诸如各功能块10的运行速度的各种特性。
例如，考虑这种情况，即当将工作电压设定为0.6V而不施加前向体偏置时，可通过将工作电压设定为0.4V且施加0.8V的前向体偏置来实现功能块10的工作频率。随后，在待施加给半导体集成电路的最大电压为3.6V的情况下，在不施加前向体偏置时功能块10的最大级数为6，并且施加前向体偏置时的最大级数为9。因此，通过降低功能块10的工作电压并且应用前向体偏置，在相同的最大电压下可将更多的功能块10连接在一起。所以，在各功能块10中衬底电流的重复使用率得到提高，并且可进一步减小半导体集成电路的整体功耗。
该半导体集成电路为三个功能块10a、10b和10d连接于电压V1和V8之间情况下的示例。特别地，将第一级的功能块10a中的衬底电流施加给第二级的各功能块10b和10c，并且将功能块10b和10c中的衬底电流施加给第三级的功能块10d。第二级的功能块10b和10c仅在如何施加电压V3到V6的方面彼此不同。特别地，功能块10b的工作电压为0.2V(＝V4-V5)，而功能块10c的工作电压为1.0V(＝V3-V6)。因此，可以将大量级数的功能块10连接在一起，同时在相同的级中将不同工作电压的功能块10彼此并行连接。
注意到，优选地，图2中所示的反馈电路38的NMOS晶体管381形成为类似于图3中所示的CMOS器件，即，形成在通过绝缘层105与P衬底绝缘的DN阱102中。这可以降低制造工艺的变化。
图4示出了功能块10的各种金属线的布局。功能块10包括用于提供PMOS晶体管源电压VDD的多条线111，用于提供NMOS晶体管的源电压VSS的多条线112，用于提供PMOS晶体管的衬底电压VBP的多条线113a和113b，用于提供NMOS晶体管的衬底电压VBN的多条线114a和114b，以及线控制部分120。线111和112彼此平行并相互交替设置。线113a(或113b)和线114a(或114b)彼此平行并相互交替设置，并且CMOS器件夹在其间。这些线通过接触器115与N阱103和P阱104上的衬底接触区域116连接。
特别地，线113a和113b设置在N阱103区域外侧的DN阱102上。因此，由于可以通过在N阱的最外侧区域中设置衬底接触区域116而提供PMOS晶体管的衬底电压VBP，而这并非通常使用的，半导体集成电路的布局效率得到提高。
由以上线布局获得的效果将使用电路模型进行描述。图5示出了在应用前向体偏置而寄生晶闸管中的双极管未被激活情况下的电路模型。具体地，为了便于解释，该电路模型具有双极结构，其包括由P阱、N阱和阱电阻器形成的二极管。对于在图5的右半边示出的传统的电路模型，在电压VBN和VBP分别为0.8V和0V的情况下，将0.8V(＝0.8-0)的体偏置施加给在衬底电势提供单元附近的CMOS器件，但是由于通过阱电阻器的压降的影响，施加给远离衬底电势提供单元的CMOS器件的体偏置下降为0.4V(＝0.6-0.2)。相比而言，对于在图5的左半边示出的本发明的电路模型，将0.6V(＝0.8-0.2)的体偏置施加给电路中任何位置的CMOS器件。因此，使用如图4所示的布局，可以将均匀的体偏置应用于整个电流。所以，在PMOS晶体管中的衬底电流的流出量增加，因此提高了衬底电流的重复使用率。在应用前向体偏置而激活寄生晶闸管中的双极管的情况下，与传统技术相比，发射极电阻和基极电阻增加而基极-发射极电压下降，从而可减小通过寄生双极管的漏电流。因此，图4所示的布局可应用于该半导体集成电路中的任何功能块10。
返回图4，线控制部分120根据待施加给CMOS器件的前向体偏置的幅度而执行削减通过线113a、113b、114a和114b施加的衬底电压的操作。特别地，在应该施加相对较大的前向体偏置(例如0.8V)的情况下，线控制部分120批准所有通过线113a、113b、114a和114b施加的衬底电压。在待施加的前向体偏置相对较小(例如，0.4V)的情况下，线控制部分120通过例如将这些线与电源电路切断而停止来自线113b和114b的电压提供。因此，可进一步减少功耗。
对于图4中所示的布局，即使N阱103和P阱104具有不同的阱电阻(例如，N阱103的衬底电阻相对较小，而P阱104的衬底电阻相对较大)，也可以通过将P阱104上的衬底接触区域116设置在与相邻的N阱103上的衬底接触区域116等距的位置上，从而对于整个电路施加一致的体偏置。
本发明的半导体集成电路的应用包括用于并行处理的多核处理器，可重新配置的处理元件以及存储器设备。在这些应用中，通过将功能块10分配给各核心处理器、各处理元件以及各数据保持电路，可减少功耗。
关于功能块10的多级配置，优选地，更高功耗级别的功能块10设置在更接近于较高电势侧。这在意欲对功能块10施加非常大的前向体偏置的情况下，增加了从待施加给功能块10的电压中选择电压值的种类，从而实现其效果。因此，优选地，其中CMOS器件的转换率(激活率)更高、工作频率更高、包括更多CMOS器件、包括具有更薄栅氧化膜的MOS晶体管、包括具有更低阈值电压的MOS晶体管等的那些功能块位于更接近于更高电势侧。
相反地，更低功耗级别的功能块10优选位于更接近于较低电势侧。例如，在具有FDSOI结构的功能块10中，寄生双极管仅出现在晶体管的背面上并且不存在具有晶闸管结构的寄生双极管，从而不会消耗过量的衬底电流。并且，使用绝热电路和用作存储器设备的那些功能块具有更低的功耗级别。因此，这些功能块10应该位于最后的级中。
如上所述，根据本发明，低工作电压的功能块连接在许多级中，从而可对于各功能块施加足够大的前向体偏置。因此，可实现具有低功耗和所需工作特性的半导体集成电路。
虽然没有必要将DN阱102与P衬底101绝缘，但是两者之间的绝缘导致特别大量的电流流出各功能块10，并且可消除从P衬底101流入DN阱102和N阱103的衬底电流。因此，对于单独的功能块10而言，即使在包括在该功能块10中的CMOS器件的工作电压时施加非常大的前向体偏置，也不太可能发生衬底电压的增加或下降，从而更可能通过FBB控制实现某些特性的提高。并且，在DN阱102与P衬底101绝缘的情况下，整个结构为绝缘层而不必在隔离区域之间留下任何P衬底层。然后，可去除在遮蔽功能块10之间的绝缘结构的制造工序中的额外步骤，并且可更容易地制造本发明的半导体集成电路。
功能块10的级数并不限于3。四级或更多级的功能块10可通过上述方法连接在一起。例如，可以通过不将功能块10b的电压输入端子13和14与功能块10c的电压输入端子14和13连接并且通过将功能块10c的电压输入端子11和12与功能块10b的电压输入端子13和14连接而不连接到其电压输入端子12和11来实现4级结构。
第二实施方式图6为示出了根据本发明第二实施方式的半导体集成电路的截面图。该半导体集成电路通过布置功能块10a、10b和10c且同时保持与第一实施方式相同的连接图案而获得，这些功能块通过SIP技术实现为单个封装中的单独芯片。图6中所示的三个CMOS器件表示分别包括在功能块10a到10c中的CMOS器件。与第一实施方式的半导体集成电路相同，该半导体集成电路具有三阱结构，其中DN阱102和P衬底101通过绝缘层105彼此绝缘。绝缘层105可缺省。
将电压V1(例如，3.3V)施加给包括在功能块10a中的PMOS晶体管的源区域，并且将电压V2(例如，2.9V)施加给包括在其中的NMOS晶体管的衬底区域。包括在功能块10a中的PMOS晶体管的衬底区域与包括在功能块10b中的PMOS晶体管的源区域彼此连接，并且对其施加电压V3(例如，2.7V)。包括在功能块10a中的NMOS晶体管的源区域与包括在功能块10b中的NMOS晶体管的衬底区域彼此连接，并且对其施加电压V4(例如，2.3V)。包括在功能块10b中的PMOS晶体管的衬底区域与包括在功能块10c中的PMOS晶体管的源区域彼此连接，并且对其施加电压V5(例如，2.1V)。包括在功能块10b中的NMOS晶体管的源区域与包括在功能块10c中的NMOS晶体管的衬底区域彼此连接，并且对其施加电压V6(例如，1.7V)。将电压V7(例如，1.5V)施加给包括在功能块10c中的PMOS晶体管的衬底区域，并且将电压V8(例如，1.1V)施加给包括在其中的NMOS晶体管的源区域。功能块10通过贯通孔的方式彼此连接。
电压V1到V8提供自半导体集成电路外部的电源电路或内部的电源电路(未示出)。如果必要，可根据影响该半导体集成电路功能实现的外部环境和其它条件，例如处理进行良好、环境温度、各功能块10待执行的处理量、各功能块10抗软错误率等，而改变这些电压。
用于将功能块10连接在一起的方案并不限于贯通孔，而可通过引线焊接或附着在一起的焊盘孔连接在一起。功能块10之间的通讯可通过有线的接口电路或无线或光耦合实现。例如，通过利用诸如那些用于非接触IC卡的无线设计方案可减少IC卡之间通讯的功耗。
图7示出了包括本发明的半导体集成电路的信息装置的示意图。笔记本PC 100包括具有如上所述电路结构的CPU 150。由于本发明的半导体集成电路可以相比于传统技术更小的功耗工作，所以CPU 150及采用其的笔记本PC100也可以低功耗工作。本发明的半导体集成电路可普遍应用于包括便携式信息终端和便携式音乐播放器的信息装置。
图8示出了包括本发明的半导体集成电路的通信装置的示意图。移动电话200包括分别具有如上所述电路结构的基带LSI 201和应用LSI 202。由于本发明的半导体集成电路可以相比于传统技术更小的功耗工作，所以基带LSI201、应用LSI 202以及采用其的移动电话200也可以低功耗工作。本发明的半导体集成电路可普遍应用于包括通信系统中的发射机、接收机和调制解调器的通信装置。因此，本发明可减少任何类型通信装置的功耗，不论其连接是有线或无线，光学或电子，数字或模拟。
图9示出了包括本发明的半导体集成电路的AV装置的示意图。电视机300包括分别具有如上所述电路结构的图像/声音处理LSI 301和显示/声音源控制LSI 302。由于本发明的半导体集成电路可以相比于传统技术更小的功耗工作，所以图像/声音处理LSI 301、显示/声音源控制LSI 302以及采用其的电视机300也可以低功耗工作。本发明的半导体集成电路可普遍应用于包括光盘记录装置、数字静态照相机和数字摄像机的AV装置。
图10示出了包括本发明的半导体集成电路的交通工具的示意图。汽车400包括电子控制装置410。该电子控制装置410包括具有如上所述电路结构的引擎/传动控制LSI 411。汽车400还包括导航系统420。该导航系统420也包括具有如上所述电路结构的导航LSI 421。由于本发明的半导体集成电路可以相比于传统技术更小的功耗工作，所以引擎/传动控制LSI 411及采用其的电子控制装置410也可以低功耗工作。类似的，导航LSI 421及采用其的导航系统420也可以低功耗工作。由于电子控制装置410的功耗减小，也可减少汽车400的功耗。本发明的半导体集成电路可普遍应用于例如具有诸如引擎或马达的功率源的交通工具中，例如火车和飞机。
工业实用性当执行FBB控制时可显著减少功耗的本发明的半导体集成电路可用作用于移动应用的IC卡或电池供电产品，例如笔记本PC、移动电话和便携式音乐播放器。
权利要求
1.一种包括第一到第n功能块的半导体集成电路，其特征在于包括在该第一功能块中的第一传导类型的绝缘栅场效应晶体管的源电压输入端子和包括在其中的第二传导类型的绝缘栅场效应晶体管的衬底电压输入端子分别与第一和第二电源端子连接；包括在第i(1≤i≤n-1)功能块中的该第一传导类型的绝缘栅场效应晶体管的衬底电压输入端子和包括在其中的该第二传导类型的绝缘栅场效应晶体管的源电压输入端子与包括在该第(i+1)功能块中的该第一传导类型的绝缘栅场效应晶体管的源电压输入端子和包括在其中的该第二传导类型的绝缘栅场效应晶体管的衬底电压输入端子双极连接；以及包括在该第n功能块中的该第一传导类型的绝缘栅场效应晶体管的衬底电压输入端子和包括在其中的该第二传导类型的绝缘栅场效应晶体管的源电压输入端子分别与第三和第四电源端子连接。
2.根据权利要求1所述的半导体集成电路，其特征在于，还包括第(n+1)功能块，其中包括在第二到第(n-1)功能块其中之一的第j功能块中的该第一传导类型的绝缘栅场效应晶体管的源电压输入端子和包括在第(n+1)功能块中的该第二传导类型的绝缘栅场效应晶体管的衬底电压输入端子连接在一起；包括在第j功能块中的该第一传导类型的绝缘栅场效应晶体管的衬底电压输入端子和包括在第(n+1)功能块中的该第二传导类型的绝缘栅场效应晶体管的源电压输入端子连接在一起；包括在第j功能块中的该第二传导类型的绝缘栅场效应晶体管的源电压输入端子和包括在第(n+1)功能块中的该第一传导类型的绝缘栅场效应管的衬底电压输入端子连接在一起；以及包括在第j功能块中的该第二传导类型的绝缘栅场效应晶体管的衬底电压输入端子和包括在第(n+1)功能块中的该第一传导类型的绝缘栅场效应管的源电压输入端子连接在一起。
3.根据权利要求1所述的半导体集成电路，其特征在于，还包括多个恒压电路，用于将预定电压分别提供给包括在第一到第(n-1)功能块的各功能块中的该第一传导类型的绝缘栅场效应晶体管的衬底电压输入端子和包括在其中的该第二传导类型的绝缘栅场效应晶体管的源电压输入端子。
4.根据权利要求3所述的半导体集成电路，其特征在于，该多个恒压电路的至少其中之一包括分别与包括在第一到第n功能块其中之一中的该第一和第二传导类型的绝缘栅场效应晶体管的源电压输入端子和衬底电压输入端子连接的四个电压输出端子，并且根据输入信号选择的电压由该四个电压输出端子的每一个输出。
5.根据权利要求3所述的半导体集成电路，其特征在于，该多个恒压电路中的至少一个包括运算放大器，其接收作为差分输入电压的给定的基准电压和提供自该恒压电路的预定电压；并且该运算放大器通过接收提供自该第一和第二电源端子的电压以及提供自该第三和第四电源端子的电压而工作。
6.根据权利要求1所述的半导体集成电路，其特征在于，该第一到第n功能块的至少一个具有三阱结构，该结构包括该第一和第二传导类型的第一类型的半导体衬底，而该第一和第二传导类型的第二类型的倒掺杂阱形成在该半导体衬底上，并且该第一和第二传导类型的第一类型的阱形成在该倒掺杂阱上；以及该倒掺杂阱通过绝缘层与该半导体衬底绝缘。
7.根据权利要求1所述的半导体集成电路，其特征在于，该第一到第n功能块的至少一个包括多条第一线，用于对包括在该功能块中的该第一传导类型的绝缘栅场效应晶体管提供衬底电压；以及多条第二线，用于对包括在该功能块中的该第二传导类型的绝缘栅场效应晶体管提供衬底电压，其中，该第一和第二线彼此平行并相互交替延伸，而该第一和第二传导类型的绝缘栅场效应晶体管设置在两者之间。
8.根据权利要求7所述的半导体集成电路，其特征在于，所述至少一功能块包括线控制部分，用于根据待提供给包括在该功能块中的该第一和第二传导类型的各绝缘栅场效应晶体管的前向体偏置的幅度而削减提供自该多条第一和第二线的电压。
9.根据权利要求7所述的半导体集成电路，其特征在于，所述至少一功能块具有三阱结构，该结构包括该第一和第二传导类型的第一类型的半导体衬底，而该第一和第二传导类型的第二类型的倒掺杂阱形成在该半导体衬底上，并且该第一和第二传导类型的第一类型的阱形成在该倒掺杂阱上；并且将衬底电压提供给该第一和第二传导类型的第二类型的绝缘栅场效应晶体管的该第一和第二线的其中之一位于该阱的区域外侧的该倒掺杂阱上。
10.根据权利要求1所述的半导体集成电路，其特征在于，所述第一到第n功能块通过电平移位电路而彼此通讯。
11.根据权利要求1所述的半导体集成电路，其特征在于，所述第一到第n功能块通过光耦合电路而彼此通讯。
12.根据权利要求1所述的半导体集成电路，其特征在于，所述第一到第n功能块通过无线连接而彼此通讯。
13.根据权利要求1所述的半导体集成电路，其特征在于，所述第一到第n功能块单独设置在不同的芯片上；以及该半导体集成电路通过将该芯片放置在单一封装中而获得。
14.根据权利要求13所述的半导体集成电路，其特征在于，所述第一到第n功能块的电压输入端子通过引线焊接而彼此连接。
15.根据权利要求13所述的半导体集成电路，其特征在于，所述第一到第n功能块的电压输入端子通过附着在一起的焊盘孔而彼此连接。
16.根据权利要求13所述的半导体集成电路，其特征在于，所述第一到第n功能块彼此堆叠并且其电压输入端子通过贯穿孔而彼此连接。
17.根据权利要求1所述的半导体集成电路，其特征在于，所述第一到第n功能块中激活率较高的那些功能块位于更接近高电势侧。
18.根据权利要求1所述的半导体集成电路，其特征在于，所述第一到第n功能块中具有较高工作频率的那些功能块位于更接近高电势侧。
19.根据权利要求1所述的半导体集成电路，其特征在于，所述第一到第n功能块中包括更多CMOS器件的那些功能块位于更接近高电势侧。
20.根据权利要求1所述的半导体集成电路，其特征在于，所述第一到第n功能块中包括具有更薄栅氧化膜的该第一和第二传导类型的绝缘栅场效应晶体管的那些功能块位于更接近高电势侧。
21.根据权利要求1所述的半导体集成电路，其特征在于，所述第一到第n功能块中包括具有更低阈值电压的该第一和第二传导类型的绝缘栅场效应管的那些功能块位于更接近低电势侧。
22.根据权利要求1所述的半导体集成电路，其特征在于，所述第一到第n功能块中使用绝热电路的那些功能块位于更接近低电势侧。
23.根据权利要求1所述的半导体集成电路，其特征在于，所述第一到第n功能块中具有FDSOI结构的那些功能块位于更接近低电势侧。
24.根据权利要求1所述的半导体集成电路，其特征在于，所述第一到第n功能块中作为存储器设备的那些功能块位于更接近低电势侧。
25.根据权利要求1所述的半导体集成电路，其特征在于，所述第一到第n功能块为多核处理器中的各个核心处理器。
26.根据权利要求1所述的半导体集成电路，其特征在于，所述第一到第n功能块为可重新配置处理元件中的各个处理元件。
27.一种半导体集成电路，其特征在于，该半导体集成电路具有三阱结构，该结构包括第一传导类型的半导体衬底，而第二传导类型的倒掺杂阱形成在该半导体衬底上，并且该第一传导类型的阱形成在该倒掺杂阱上，其中该倒掺杂阱通过绝缘层与该半导体衬底绝缘。
28.一种半导体集成电路，包括第一和第二传导类型的绝缘栅场效应晶体管；多条第一线，用于向该第一传导类型的绝缘栅场效应晶体管提供衬底电压；以及多条第二线，用于向该第二传导类型的绝缘栅场效应晶体管提供衬底电压，其中，该第一和第二线彼此平行并相互交替延伸，并且该第一和第二传导类型的绝缘栅场效应晶体管设置在两者之间。
29.根据权利要求28所述的半导体集成电路，其特征在于，还包括多条第三线，用于向该第一传导类型的绝缘栅场效应晶体管提供源电压；以及多条第四线，用于向该第二传导类型的绝缘栅场效应晶体管提供源电压，其中，该第三和第四线彼此平行延伸；并且该第一和第二线以及第三和第四线彼此以直角相交叉。
30.一种信息装置，其包括如权利要求1所述的半导体集成电路。
31.一种通信装置，其包括如权利要求1所述的半导体集成电路。
32.一种AV装置，其包括如权利要求1所述的半导体集成电路。
33.一种交通工具，其包括如权利要求1所述的半导体集成电路。
全文摘要
本发明公开了一种半导体集成电路，在第一功能块中，PMOS晶体管的源电压输入端子和NMOS晶体管的衬底电压输入端子分别与其电源端子连接。第i(1≤i≤n－1)功能块中的该PMOS晶体管的衬底电压输入端子和其中的NMOS晶体管的源电压输入端子与第(i+1)功能块中的PMOS晶体管的源电压输入端子和包括在其中的NMOS晶体管的衬底电压输入端子双极连接。在该第n功能块中，PMOS晶体管的衬底电压输入端子和NMOS晶体管的源电压输入端子分别与其电源端子连接。
文档编号H01L23/522GK101093833SQ200710109460
公开日2007年12月26日 申请日期2007年6月21日 优先权日2006年6月22日
发明者炭田昌哉 申请人:松下电器产业株式会社