内连线结构以及形成内连线结构的方法

专利名称：内连线结构以及形成内连线结构的方法
技术领域：
本发明涉及集成电路，且特别涉及集成电路的内连线结构及其形成方法。
背景技术：
因工艺技术的进歩，縮小了每个元件的表面积与尺寸，同样也縮小了连 接元件间的内连线结构，使得集成电路上的元件数目增加。然而为了维持最 小的电流负荷量， 一般并无法将线宽及线距的縮小比例应用于内连线厚度。 因此内连线的实际厚度常比縮小比例的线宽来得厚。
相邻的内连线会形成寄生电容器。电容器的电极板面积为导线长度与其 厚度的乘积。此电容器的电容与电容器极板的面积与极板间介电层的介电常 数成正比，且与电极板的间距(导线至导线间隔)成反比。因此当縮小集成 电路尺寸时，导线至导线的间隔也会降低。此外，随着元件数目增加，所需 要的导线数目也增加，造成导线至导线间的电容增加。于一些高速电路中，
此互连电容(interconnect capacitance)可能成为集成电路速度的限制因子。因 此业界亟需减低互连电容。
由于电容与介电常数成正比，内连线周围材料的介电常数为影响互连电 容的重要参数之一。因此为了减低内连线结构的电容，低介电常数的材料已 被广泛使用。然而目前已发现使用此种低介电常数材料常会发生一些问题。
图1显示典型的内连线结构，金属导线2形成于低介电常数介电层4中。 盖层6形成于低介电常数介电层4与金属导线2之上。目前已发现金属导线 2与盖层6的交界处8在电性上较不稳定。由于金属导线中的不同的电压， 金属导线间可能会产生漏电流，而造成电迁移现象(electrical migration)。于 金属导线2内的铜因此沿着交界处8扩散。于是影响了集成电路的可靠度， 且縮短平均故障间隔时间(Mean Time to Failure, MTTF)。
因此目前业界亟需内连线结构，其可结合低介电常数介电材料降低电容
的好处并同时避免现有技术的缺点。

发明内容
本发明提供一种形成内连线结构的方法，包括提供衬底；形成介电层 于所述衬底之上；执行第一縮小工艺，其中所述介电层縮小且具有第一縮小 率；于执行第一縮小工艺之后，形成导电结构于所述介电层中；以及于形成 导电结构之后，执行第二縮小工艺，其中所述介电层实质上縮小且具有第二 縮小率。
根据本发明的形成内连线结构的方法 5-20%。
根据本发明的形成内连线结构的方法 第二縮小率总和的5-20%。
根据本发明的形成内连线结构的方法 括紫外线固化、电子束固化或热固化。
根据本发明的形成内连线结构的方法 括波长小于约365nm的紫外线固化。
根据本发明的形成内连线结构的方法 约3.2。
根据本发明的形成内连线结构的方法 还包括选择性移除所述介电层的顶端部分
本发明另提供一种形成内连线结构的方法，包括提供衬底；形成介电 层于所述衬底之上，其中所述介电层的介电常数低于约3.5;形成开口于所 述介电层中；用金属材料填满所述开口以形成金属结构；以及于用金属材料 填满所述开口之后，对所述介电层执行縮小处理，其中所述介电层的上表面 具有弯曲部分，而所述弯曲部分位于所述金属结构与邻近的金属结构之间， 且所述弯曲部分的边缘部分高于中央部分。
根据本发明的形成内连线结构的方法，其中于填满所述开口之前，还包 括对所述介电层执行额外的处理。
根据本发明的形成内连线结构的方法，其中所述縮小处理与所述额外的 处理包括波长小于约365nm的紫外线固化。
，其中所述第一与第二縮小率约为 ，其中所述第一縮小率约为第一与 ,其中所述第一与第二縮小工艺包 ，其中所述第一与第二縮小工艺包 ，其中所述介电层的介电常数小于 ，其中于形成所述导电结构之后， 根据本发明的形成内连线结构的方法，其中当所述金属结构与所述邻近
的金属结构间的间隔小于约0.3pm且所述弯曲部分的水平长度小于约1500A 时，则所述弯曲部分的高度与水平长度的比值大于约0.14。
根据本发明的形成内连线结构的方法，其中所述比值大于约0.2。
根据本发明的形成内连线结构的方法，其中于形成所述金属结构之后， 还包括选择性移除所述介电层的顶端部分。
本发明又提供一种内连线结构，包括衬底；介电层位于所述衬底之上; 第一导体与第二导体于所述介电层中；蚀刻缓冲层位于所述介电层上且覆盖 至少一部分的所述第一与第二导体；以及弯曲部分位于所述介电层与所述蚀 刻缓冲层之间的交接处中，其中所述弯曲部分的边缘部分高于中央部分，且 其中所述弯曲部分的高度与水平长度的比值大于约0.14。
根据本发明的内连线结构，其中所述第一与第二导体间的间隔小于约 0.3pm，且所述弯曲部分的水平长度小于约1500A。
本发明还提供一种内连线结构，包括衬底；介电层位于所述衬底之上； 第一导体与第二导体于所述介电层中；蚀刻缓冲层位于所述介电层上且覆盖 至少一部分的所述第一与第二导体；以及一弯曲部分位于所述介电层与所述 蚀刻缓冲层之间的交接处中，其中所述交接处与所述第一与第二导体间的间 隔的长度比值大于约1.3。
本发明的优点包括当形成扩散阻障层时，具有较低的孔隙度而改善扩散 阻障层，以及较长的电迁移路径而减少了电迁移。
为了让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特 举较佳实施例，并配合所附图示，作详细说明如下


图1显示现有技术内连线结构，其具有低介电常数介电层与盖层。 图2为剖面图，其显示实施例中介电层位于衬底上以及两个导电结构形 成于介电层中。
图3为剖面图，其显示实施例中蚀刻终止层视需要而形成于导线及介电 层之上。
图4为剖面图，其显示实施例中介层孔开口的形成。
图5为剖面图，其显示实施例中扩散阻障层的形成。
图6为剖面图，其显示实施例中将介层孔开口填满的步骤。
图7为剖面图，其显示实施例中凹陷处的形成。 图8A为剖面图，其显示实施例中额外的介电层的形成。 图8B为剖面图，其显示实施例中额外的介电层的顶端表面沿着低介电 常数介电层与导电结构的顶端表面轮廓形成。
其中，附图标记说明如下
2 金属导线；
4 低介电常数介电层；
6 盖层；
8 交接处；
10 衬底 20 介电层； 22、 24 导线; 26 蚀刻终止层；
28 低介电常数介电层；
30、 32 介层孔开口； 34、 36、 38 扩散阻障层； 40、 42 导电/金属结构； 44 凹陷处；
50 介电层；
52 介电层50的表面 54 交接处；
5+ 弯曲部分； 542 平坦部分；
Tl 低介电常数介电层28的厚度 T2 执行第一处理后低介电常数介电层28的厚度； a 从低介电常数介电层28顶端表面的最高点至弯曲部分5+的边缘的 咼皮；
b 从低介电常数介电层28顶端表面的最高点至弯曲部分54t的边缘的
水平长度；
S 间隔
具体实施例方式
图2至图8B显示制造本发明较佳实施例的中间步骤。所有本发明的附 图与附图实施例都使用相似的标号来标明相似的元件。
图2显示衬底10、介电层20位于衬底10上与两个导电结构22与24形 成于介电层20中。导电结构22与24较佳为金属导线，包括铜、鸨、铝、 银、金与其类似物。其也可由其他导电材料所形成，例如掺杂的多晶硅。导 电结构22与24可连接其他下层结构(未显示)，例如金属导线、介层插塞、 接触插塞或MOS装置的硅化物区域。介电层20可为层间介电质(interlayer dielectric, ILD)层或金属层间介电质(Inter-Metal Dielectric; IMD)层。为了简 明起见，衬底IO不显示于之后的附图。
图3显示蚀刻终止层(etch stop layer, ESL)26可视需要形成于导线22与 24及介电层20之上，以及低介电常数介电层28位于蚀刻终止层26之上。 蚀刻终止层26包括介电材料例如含碳的材料，其包括含氧碳化硅(silicon oxycarbide, SiOC)、氮碳化石圭(silicon carbon nitride, SiCN)、氮氧碳化硅(silicon carbon nitride, SiOCN)、碳化硅(silicon carbide, SiC)以及含氮材料，其包括氮 化硅(silicon nitride, SiN)、金属氮化物(metal nitride)与其类似物。低介电常数 介电层28的介电常数值低于约3.5较佳，且更佳为低于约3.2或甚至低于2.5。 较佳材料包括包含碳的材料、有机硅酸盐玻璃(organosilicate glass)、包含造 孔剂(porogen)的材料与上述的组合。低介电常数介电层28可使用化学气相 沉积(chemical vapor deposition, CVD)方法来沉积，较佳为等离子增强化学气 相沉禾只(plasma enhanced chemical vapor deposition, PECVD)， fS也可'使用其他 常用沉积方法，例如低压化学气相沉积(low pressure chemical vapor deposition: LPCVD)、原子层沉积(atomic layer d印osition，ALD)与旋转涂布。若以65nm 技术形成，低介电常数介电层28的厚度Tl较佳为约800-3000A，而更佳为 约1850A。然而本领域技术人员能了解，当使用较小尺寸的技术时，集成电 路中的结构的尺寸也会随之縮小。
之后执行第一处理，其较佳包括固化步骤。所产生的结构厚度减少成T2。
可使用一般使用来固化的方法来执行固化步骤，例如紫外线(ultraviolet, UV) 固化、电子束(eBeam)固化、热固化与类似方法，且此固化步骤可在等离子 增强化学气相沉积、原子层沉积、低压化学气相沉积等工作台中进行。
紫外线固化步骤例如可利用紫外线发射工作台。在一个实施例中，工艺 条件包括约150-50(TC的温度、约250-950W的固化能量以及约120-540秒的 固化时间。可执行固化步于真空环境或含有工艺气体的自由基的环境，气体 例如氢气、氮气、氦气、氩气与上述的结合。紫外线固化的波长较佳为小于 约365證。
于一个替代实施例中，第一处理包括热固化。于一个实施例中，热固化 约在250-50(TC的温度下进行，且持续约20-300秒，视低介电常数介电层28 中造孔剂的浓度而定。
第一处理具有移除低介电常数介电层28中的造孔剂以及改善低介电常 数介电层28机械性质的功能，如此可在低介电常数介电层28中形成孔洞。 在一个较佳实施例中，于上述处理之后，低介电常数介电层28的厚度T2与 在固化步骤前的厚度T1相比，减少约5-20。％。厚度的减少比例也称为縮小 率。在第一次处理后，低介电常数介电层28的薄膜应力与原来的薄膜应力 可能不同。
虽然多孔性(porosity)对于低介电常数材料而言是必要的特征，然而高多 孔性却导致之后镶嵌工艺产生困难。当形成开口于低介电常数介电层28中 时，开口中的孔洞会产生粗糙的表面而不利于阻障层的平坦，与内连线结构 的可靠度。因此在较佳实施例中，通过第一处理控制工艺，以使孔隙不会完 全形成。
图4显示介层孔开口 30与32的形成。如本技术领域所周知，为了形成 开口，可在低介电常数介电层28上形成图案化光阻，以遮蔽需保护的区域。 之后较佳通过蚀刻低介电常数介电层28来形成介层孔开口 30与32。蚀刻较 佳终止于蚀刻终止层26，以避免于其下的导电结构22与24被过度蚀刻。接 着蚀刻蚀刻终止层26露出的部分。因为蚀刻终止层26比低介电常数介电层 28来得薄，所以工艺控制与终点检测需更严密控制，如此才能减少下层导电 结构22与24被过度蚀刻。
于图5中，形成扩散阻障层34。扩散阻障层34避免后续填入的材料，
特别是铜，扩散进入低介电常数介电层28。扩散阻障层34也可避免低介电 常数介电层28中的不纯物质扩散进入被填入的材料中。于一个较佳实施例 中，扩散阻障层34包括钛、氮化钛、钽、氮化钽、氮化钨与上述的结合。 较佳的形成方法包括物理气相沉积(physical vapor deposition, PVD)、化学气 相沉积、原子层沉积与类似的方法。在其他实施例中，扩散阻障层34包括 含碳材料，其包括含氧碳化硅、氮碳化硅、氮氧碳化硅、碳化硅，以及含氮 材料，其包括氮化硅，且扩散阻障层34可使用化学气相沉积、原子层沉积 与类似之方法来形成。在这些实施例中，开口 (未显示)可形成于扩散阻障 层34的底部中，露出下方的导电结构22与24。
于图6中，填满开口30与32。在较佳实施例中，填入的材料包括，例 如铜、铝、钨、银、金及/或其他周知的替代物。之后执行化学研磨以移除多 余的材料。剩余的填入材料与扩散阻障层34剩余的部分，分别形成金属结 构40与42以及扩散阻障层36与38。
之后执行第二处理。第二处理较佳为包括固化步骤，例如紫外线固化、 电子束固化、热固化或其他熟知的替代固化方法。更佳为，第二处理以使用 波长小于约365nm的紫外线来执行。由于第二处理，进一步增加了低介电常 数介电层28中的孔隙度，且进一步縮小低介电常数介电层28，并产生如图 7显示的结构。凹陷处44形成于金属结构40与42之间。凹陷处44的中央 部分542实质上比邻接于阻障层36与38的边缘部分低。在一个实施例中， 第二处理造成低介电常数介电层28约5-20%的縮小率。
第二处理还可包括蚀刻步骤以加深凹陷处44。此蚀刻步骤较佳为高选择 性且只蚀刻低介电常数介电层28。可使用干蚀刻(例如等离子蚀刻(plasma etch))与湿蚀刻。于一个示范实施例中，以HF溶剂执行湿蚀刻。在其他实 施例中，固化步骤可与蚀刻结合以形成具有所需深度的凹陷处44。
能了解的是，因为可使用不同的材料来形成低介电常数介电层28，所以 总縮小率(包括第一与第二处理)也会有所不同。最好能控制第一与第二处 理步骤，以使两个处理都能实质縮小低介电常数介电层28，并使其最终应力 能达到小于13GPa，或甚至达到小于10GPa。第二处理后的低介电常数介电 层28的薄膜应力可能与第一处理后的薄膜应力不同。第一固化步骤造成的 縮小率较佳为縮小率总和的5-20%。这可通过控制固化步骤条件，例如固化
能量、固化时间及/或固化温度来达到。
在另外的实施例中，于两个导电结构形成于介电层20中之后，可只单 独执行对低介电常数介电层28的第二处理，而不需第一处理。低介电常数
介电层28的最终应力能达到小于13GPa，或甚至达到小于10 GPa。由固化 步骤所产生的縮小率约为5-20%，这可通过控制固化歩骤条件，例如固化能 量、固化时间及/或固化温度来达到。
图8A显示额外的介电层50 (通常被称为盖层50或蚀刻缓冲层50)形 成于低介电常数介电层28及导电结构40与42之上。在较佳实施例中，介 电层50包括含碳材料，其包括含氧碳化硅、氮碳化硅、氮氧碳化硅、碳化 硅，以及含氮材料，其包括氮化硅、金属氮化物与上述的结合。形成额外的 介电层50的较佳方法包括等离子增强化学气相沉积、原子层沉积、低温化
学气相沉禾只(low temperature chemical vapor deposition, LTCVD)、低压化
相沉积与类似的方法。在一个实施例中，介电层50填满凹陷处44且具有平 坦的表面52，其高于金属结构40与42的顶端表面。于替代的实施例中，介 电层50的厚度小于凹陷处44的深度，且介电层50的顶端表面沿着低介电 常数介电层28与导电结构40与42的顶端表面轮廓形成，如图8B所示。在 形成介电层50之后，可形成其他低介电常数介电层(未显示)并在低介电 常数介电层中进一步形成内线结构。
虽然现有所讨论的实施例是使用单镶嵌工艺来当作解释本发明的例子， 但本领域技术人员能了解本发明教示的方法能轻易地使用于双镶嵌工艺上。
重新回到图7，凹陷处44具有弯曲轮廓，其包括弯曲的交接处54，位 于低介电常数介电层28与之后形成在低介电常数介电层28上的介电层之 间。交接处54包括弯曲部分5+与可能相对平坦部分542。低介电常数介电 层28靠近阻障层36与38，而阻障层36与38高于平坦部分542附近的表面。 a与b分别表示从低介电常数介电层28顶端表面的最高点至弯曲部分的 边缘的高度以及水平长度，而参数y等于a/b，可用来表示凹陷处44的曲率。 a的高度大于约150A，且在较佳实施例中，y较佳大于约0.14，更佳为约0.2-1 。
能了解的是，甚至当使用相同的工艺条件时，位于金属结构40与42间 的间隔S的不同，也会导致y值不同。 一般来说，当线性间隔S增加，y值 会减少。在较佳实施例中，当线性间隔S小于约0.3)im且水平长度b小于约
1500 A时，y值较佳大于约0.14。
从图7可知，由于加上凹陷处44的弯曲部分，金属结构40与42间沿 着低介电常数介电层28与介电层50交接处的距离大于线性间隔S。因为此 交接处会发生显著的电迁移，如此增加电迁移的路径后会减少电迁移并增加 平均故障间隔时间。
弯曲的交接处54具有沿着曲线的长度与位于金属结构40与42之间的 间隔S。长度与间隔的比值实质上大于1较佳，大于约1.3更佳，甚至更佳 的是比值大于约1.5。虽然在较佳实施例中是通过使低介电常数介电层28产 生凹陷来增加交接处的长度，但低介电常数介电层28可具有任何形状与曲 线轮廓来增加交接处的长度。
本发明的较佳实施例包括两个处理(固化步骤)。每个处理都使低介电 常数介电层28增加孔隙度。第一处理使低介电常数介电层28的孔隙不完全 形成。因此当执行镶嵌工艺时，低介电常数介电层28具有较低的孔隙度而 使得大尺寸孔洞正好位于开口 30与32 (图3所示)边缘的可能性减少。因 此可形成较佳的扩散阻障层36与38。此外，第二处理增加电迁移的距离因 而改善集成电路的可靠度。
虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明，任何 本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的变化与修 改，因此本发明的保护范围当视后附的权利要求所界定者为准。
权利要求
1.一种形成内连线结构的方法，包括提供衬底；形成介电层于所述衬底之上；执行第一缩小工艺，其中所述介电层缩小且具有第一缩小率；于执行第一缩小工艺之后，形成导电结构于所述介电层中；以及于形成导电结构之后，执行第二缩小工艺，其中所述介电层实质上缩小且具有第二缩小率。
2. 如权利要求1所述的形成内连线结构的方法，其中所述第一与第二縮 小率约为5-20%。
3. 如权利要求1所述的形成内连线结构的方法，其中所述第一縮小率约 为第一与第二縮小率总和的5-20%。
4. 如权利要求1所述的形成内连线结构的方法，其中所述第一与第二縮 小工艺包括紫外线固化、电子束固化或热固化。
5. 如权利要求4所述的形成内连线结构的方法，其中所述第一与第二縮 小工艺包括波长小于约365nm的紫外线固化。
6. 如权利要求1所述的形成内连线结构的方法，其中所述介电层的介电 常数小于约3.2。
7. 如权利要求1所述的形成内连线结构的方法，其中于形成所述导电结 构之后，还包括选择性移除所述介电层的顶端部分。
8. —种形成内连线结构的方法，包括 提供衬底，形成介电层于所述衬底之上，其中所述介电层的介电常数低于约3.5;形成开口于所述介电层中；用金属材料填满所述开口以形成金属结构；以及于用金属材料填满所述开口之后，对所述介电层执行縮小处理，其中所 述介电层的上表面具有弯曲部分，而所述弯曲部分位于所述金属结构与邻近 的金属结构之间，且所述弯曲部分的边缘部分高于中央部分。
9. 如权利要求8所述的形成内连线结构的方法，其中于填满所述开口之 前，还包括对所述介电层执行额外的处理。
10. 如权利要求9所述的形成内连线结构的方法，其中所述縮小处理与所述额外的处理包括波长小于约365nm的紫外线固化。
11. 如权利要求8所述的形成内连线结构的方法，其中当所述金属结构 与所述邻近的金属结构间的间隔小于约0.3pm且所述弯曲部分的水平长度小 于约1500A时，则所述弯曲部分的高度与水平长度的比值大于约0.14。
12. 如权利要求11所述的形成内连线结构的方法，其中所述比值大于约0.2。
13. 如权利要求8所述的形成内连线结构的方法，其中于形成所述金属 结构之后，还包括选择性移除所述介电层的顶端部分。
14. 一种内连线结构，包括 衬底；介电层位于所述衬底之上； 第一导体与第二导体于所述介电层中；蚀刻缓冲层位于所述介电层上且覆盖至少一部分的所述第一与第二导 体；以及弯曲部分位于所述介电层与所述蚀刻缓冲层之间的交接处中，其中所述 弯曲部分的边缘部分高于中央部分，且其中所述弯曲部分的高度与水平长度 的比值大于约0.14。
15. 如权利要求14所述的内连线结构，其中所述第一与第二导体间的间 隔小于约0.3pm，且所述弯曲部分的水平长度小于约1500A。
全文摘要
本发明提供一种高可靠度的集成电路内连线结构，以及形成此内连线结构的方法。此方法包括提供衬底；形成介电层于所述衬底之上；执行第一缩小工艺，其中所述介电层缩小且具有第一缩小率；于执行第一缩小工艺之后，形成导电结构于所述介电层中；以及于形成导电结构之后，执行第二缩小工艺，其中所述介电层实质上缩小且具有第二缩小率。本发明的优点包括当形成扩散阻障层时，具有较低的孔隙度而改善扩散阻障层，以及较长的电迁移路径而减少了电迁移。
文档编号H01L23/52GK101110386SQ20071010962
公开日2008年1月23日 申请日期2007年6月7日 优先权日2006年7月17日
发明者李慈莉, 林建宏, 陈宪伟 申请人:台湾积体电路制造股份有限公司