专利名称：多相位布线结构与方法
技术领域：
本发明涉及一种布线结构与方法，特别涉及一种多相位布线结构与方法。
背景技术：
传统技术上，多相位信号的布线常因为信号线过长，造成延迟。晶片工 艺虽尚未进入深亚微米等级，但已经需要特别注意布线的安排，以避免造成 严重的电阻电容效应。特别是在布线的安排上，更须特别谨慎注意过长的走 线，是否会造成过大的系统延迟。
传统的走线安排上，主要是在不违反晶片厂的设计准则(design mles)下 进行布局。然实际上，在电路布局中，走线彼此之间会存在耦合电容(coupling capacitance),使得实际电路的非理想效应会比一般预估的严重。特别是针对 比较敏感的模拟电路，若将模拟电路的走线安排在数字电路附近，所造成的 干扰会更加严重。
再者除了耦合电容所造成的影响之外，还包含多相位间延迟时间(delay time)的影响。请参照图1A为已知技术中，多相位信号线的布局示意图。虽 然各信号线为等长，然由于从各信号线所看入的负载(例如耦合电容)并 不完全相同，所以各信号线上的信号，由输入端到输出端的延迟时间(tdo、 t山...)也不会全部相同(tdo#td! #…)。而各个相位之间的延迟时间没有完全相 同，将影响到电路的特性、效能等表现。因此，已知技术中提出另一种多相 位信号线的布局方式，请参照图1B。其中，图1B在走线的安排上，在每个 信号线之间布局接地线或接地电位。如此，可让各个相位的信号由输入端到 输出端的延迟时间相等。以图1B的布局方式却有其他缺点。例如如此的 布局方式，需浪费较大的布局面积。
因此，如何解决在布局方式中，耦合电容所产生的影响，为一亟待解决 的问题。
发明内容
有鉴于此本发明提出一种用来传输多相位信号的布局结构，能有效解决 多相位信号之间的延迟时间所产生的影响。利用几何对称机制或电性对称机 制，让各相位之间的耦合电容能彼此互相匹配。
本发明提出一种用来传输多相位信号的布局结构，包含第一布局层； 第二布局层，与第一布局层实质上互相平行；多条走线，每条走线各传输一
信号，而多个信号各具有相位差；其中，设置于第一布局层与第二布局层的 同一层而相邻的二条走线之间具有水平耦合电容，设置于第一布局层与第二 布局层的不同层而相邻的二条该走线之间具有垂直耦合电容，而多条走线由 水平耦合电容与垂直耦合电容所决定的总耦合电容实质上相同。
本发明还提出另一种布线方法，包括下列步骤提供第一布局层与第二 布局层，第一布局层与第二布局层实质上互相平行；形成多条信号线，其中， 设置于第一布局层与第二布局层的同一层而相邻的二条信号线间具有水平 耦合电容值，设置于第一布局层与第二布局层的不同层而相邻的二条信号线 之间具有垂直耦合电容值，而多条信号线由水平耦合电容与垂直耦合电容所 决定的总耦合电容实质上相同。
有关本发明的优选实施例及其功效，兹配合图式说明如后。
图1A为已知技术的第一种多相位高频电路布局示意图。
图1B为已知技术的第二种多相位高频电路布局示意图。
图2A为原理解说图(一)。
图2B为原理解说图(二)。
图2C为本发明第一实施例的示意图(一)。
图2D为本发明第一实施例的示意图(二)。
图2E为本发明第一实施例的俯^L图。
图3A为本发明第二实施例的第一示意图。
图3B为本发明第二实施例的第二示意图。
图4A为本发明第三实施例的示意图。
图4B为本发明第三实施例的俯^L图。
图5为本发明第四实施例的示意图。附图标记说明
O0 C>3:相位
Ch:水平耦合电容
Ch2:第二水平耦合电容
Cvl:第一垂直耦合电容
a、 b、 c:走线
Vx:电压信号
12:第二布局层
22:第二位置点
26:第四位置点
31:第一走线的第一区段
33:第一走线的第三区段
40:第二走线
42:第二走线的第二区段
44:第二走线的第四区段
51:第三走线的第一区段
53:第三走线的第三区段
60:第四走线
62:第四走线的第二区段
64:第四走线的第四区段
tdo td3:延迟时间
Chl:第一水平耦合电容
Cv:垂直耦合电容
Cv2:第二垂直耦合电容
Cf、 C:耦合电容
10:第一布局层
20:第一位置点
24:第三位置点
30:第一走线
32:第一走线的第二区段
34:第一走线的第四区段
41:第二走线的第一区段
43:第二走线的第三区段
50:第三走线
52:第三走线的第二区段
54:第三走线的第四区段
61:第四走线的第一区段
63:第四走线的第三区段
具体实施例方式
在解释本发明前，请先参照图2A为原理解说图(一)。图2A中走线a用 以传输Vx电压信号，而走线b用以传输-Vx电压信号，也就是说走线a与 走线b所传输的信号其相位相差180度。利用如下公式的推导，可将图2A 中左边的电路等效为右边的电路。
C = L(1); i = L.(2);i = CfxL.(3); V 、 〃 dt、 " dt、 7
将(2)式代入(3)式^ = Cfx^L.(4);
dt dt
单位时间内电压的变化量为Vx-(-Vx)=2Vx,所以(4)式为q = Cfx2V...(5)，将(5)式代入(1)式C = 2Cf。
接着请参照图2B的原理解说图(二)。图中所示，走线a传输正弦信号相 位角为sin(w。t-90。)，走线b传输的正弦信号相位角为sinw。t,走线c传输的 正弦信号相位角为sin(w。t + 90。)。其中，走线a与走线c所传输的信号其相 位相差180度。所以，利用上述图2A所推导的结果，当走线a、走线b之 间的耦合电容与走线b、走线c之间的耦合电容两者互相匹配时，图2B中 左边的电路可以等效为右边的电路。因此，当走线之间彼此电容互相匹配时， 电容所产生的负面影响即可视为消失不见。
请参照图2C，该图所示为本发明第一实施例的示意图(一)。第一实施例 中多相位信号的布局结构包含第一布局层10、第二布局层12、第一走线 30、第二走线40、第三走线50及第四走线60。该第一走线30、第二走线 40、第三走线50及第四走线60是用来分别传输四条多相位信号，该四条多 相位信号的相位分别为0度、90度、180度、及270度。为方便说明该先参 照图2C的前半部分，即是图2D。
在图2D中，第一布局层IO与第二布局层12互相平行，且其中第一布 局层10具有第一位置点20与第四位置点26,而第二布局层12具有第二位 置点22与第三位置点24。
走线之间具有耦合电容，例如，设置于第一布局层IO与第二布局层12 的同一层而相邻的二条走线之间具有水平耦合电容Ch,如图2D中所示，第 一走线30与第四走线60之间具有水平耦合电容Ch,以及第二走线40与第 三走线50之间也同样具有水平耦合电容Ch。另一方面，设置于第一布局层 与第二布局层的不同层而相邻的二条走线之间具有垂直耦合电容Cv,如图 2D中所示，第一走线30与第二走线40之间具有垂直耦合电容Cv,以及第 四走线60与第三走线50之间也同样具有垂直耦合电容Cv。由图2D可知， 各走线相邻的二走线所传输的信号的相位差180度，例如，第一走线30相 邻的二走线为第二走线40以及第四走线60,且该第二走线40与第四走线 60传输的信号的相位分别为90度以及270度(-90度)；第二走线40相邻 的二走线为第一走线30以及第三走线50,且该第一走线30与第三走线50 传输的信号的相位分别为0度以及180度；同理，第三走线50相邻的二走 线为第二走线40以及第四走线60,以及第四走线60相邻的二走线为第一走 线30以及第三走线50。由图2B的原理解说图，可得此布线结构可消除耦合电容的影响。此布线结构是通过几何对称机制以达到消除耦合电容的影响。
请再参照图2C。特别是参照图2C的前半部以及后半部，可发现图2C 的后半部的布线是图2C的前半部顺时针旋转90度。请参照图2C,由图2C 示可知，第一走线30包含第一区段31与第二区段32，第二走线40包含第 一区段41与第二区段42，第三走线50包含第一区段51与第二区段52,第 四走线60包含第一区段61与第二区段62。也就是说，将各走线的第一区段 顺时针旋转90度，即可得到各走线的第二区段所设置的位置。在此，不限 于顺时针旋转90度，逆时针旋转90度也可达到相同功效。此外，由图中可 看出，第一走线30 第四走线60的其一的第一区段，与多条走线的另一的第 一区段实质上是上下重叠(overlay )。例如，第一走线的第一区段31与第二 走线的第一区段41上下重叠；第四走线的第一区段61与第三走线的第一区 段51也为上下重叠。
在此必须先说明，各走线中的第一区段与第二区段之间是彼此互相连接 的。图2C中，为了方便说明，才将各走线的第一区段与第二区段以分开方 式来表示。此外每条走线的第一区段的长度可以等于第二区段的长度。
请参照图2E为图2C的俯视图，由该俯视图可以更清楚看出各走线在第 一布局层与第二布局层的配置方式。图中以粗线代表位于第一布局层的走 线，以细线代表位于第二布局层的走线。由图所示，可以清楚看出各走线的 第一区段与第二区段皆为互相连接。
请续参照图2C,第四走线的第一区段61与第一走线的第一区段31间 具有水平耦合电容Ch,而第四走线的第二区段62与第一走线的第二区段32 间具有垂直耦合电容Cv,所以，第一走线与第四走线间的耦合电容为水平 耦合电容Ch与垂直耦合电容Cv并联。同理可知，各走线与相邻走线间的 总耦合电容可实质上相同(即，水平耦合电容Ch与垂直耦合电容Cv并联)， 而达到电性对称。如此，可使得第一走线30、第二走线40、第三走线50及 第四走线60中，由水平耦合电容Ch与垂直耦合电容Cv所决定的电气特性 实质上相同。
由上述推导可知，每条走线之间的总耦合电容皆为水平耦合电容Ch并 联垂直耦合电容Cv。所以，各走线间的总耦合电容值皆实质上为Ch+Cv。 请参照图3A，该图所示为本发明第二实施例的第一示意图。在此实施例中，同样每条走线皆包含二个区段。与图2D的差异在于，第二实施例中， 第二走线40的第一区段41与第二区段42所配置的位置点皆一致，均位于 第二位置点22。同样的，第四走线60的第一区段61与第二区段62所配置 的位置点皆一致，均位于第四位置点26。走线中只有第一走线30与第三走 线50的第一区段与第二区段设置的位置点有所不同。由图中可见，此布线 设计仍同样使得每条走线之间的总耦合电容皆为水平耦合电容Ch加上垂直 耦合电容Cv,达到各走线之间的总耦合电容互相匹配。
同理，可让第一走线30的第一区段31与第二区段32，以及第三走线 50的第 一 区段51与第二区段52分别配置的位置点皆 一致，分别位于第 一位 置点20及第三位置点24。相对的，第二走线40与第四走线60的第一区段 分别设置于第二位置点22及第四位置点26，在第二区段时两者互换设置的 位置点，使得第二走线40与第四走线60的第二区段分别设置于第四位置点 26与第二位置点22，如图3B所示。
优选实施例，请参照图4A为本发明第三实施例的示意图。第三实施例 中，第一走线30包含第一区段31 第四区段34;第二走线40包含第一区段 41 第四区段44;第三走线50包含第一区段51 第四区段54;第四走线60 包含第一区段61 第四区段64。第一走线30~第四走线60的第一区段分别 设置于第一位置点20 第四位置点26。接下来，将各走线的第二区段旋转卯 度；再将各走线的第三区段以同一方向再旋转90度；最后将各走线的第四 区段以同一方向再旋转90度。经由上述的配置，可让各走线间的总耦合电 容皆为第一水平耦合电容Chl并联第二水平耦合电容Ch2并联第一垂直 耦合电容Cvl并联第二垂直耦合电容Cv2。所以，各走线间的总耦合电容互 相匹配，均为Ch 1 +Ch2+Cv 1 +Cv2 。
请参照图4B,为对应图4A的俯视图。由该俯视图可清楚看出各走线的 第一区段 第四区段于第一布局层与第二布局层的配置方式，同时也可清楚 看出各走线的第 一 区段 第四区段皆为互相连接。此外各走线的第 一 区段的 长度 第四区段的长度可以相同。
上述所介绍的第 一实施例 第三实施例，其走线布局的方式可称的为几 何对称。所谓的几何对称就是指不论从哪一条走线看入的几何形状，皆为对 称而一致的。通过几何对称可让各相位之间的总耦合电容能彼此互相匹配。 如此，可达到消除电容影响与延迟时间影响的目的。请参照图5为本发明第四实施例的示意图。第四实施例与上述实施例的 差异处在于，本实施例通过调整走线之间的距离，使各走线间的总耦合电容 互相匹配。
第四实施例同样以四条走线为例作说明，但并不以四条走线为限。第一 走线30设置于第一布局层10,用以传输第一信号。第二走线40设置于第二 布局层12,用以传输第二信号10,而第二信号与第一信号的相位差为90度。 第三走线50设置于第二布局层12,用以传输第三信号，而第三信号与第二 信号的相位差为90度。第四走线60设置于第一布局层10,用以传输第四信 号，而第四信号与第三信号的相位差为90度。其中，各走线所传输的信号 可以为水平同步信号。
设置于第一布局层IO的与第二布局层12相邻的二条走线(如图中所示， 第一走线30与第四走线60,以及第二走线40与第三走线50)之间具有水平 耦合电容Ch。另一方面，、没置于第一布局层10与第二布局层12的不同层 而相邻的二条走线(如图中所示，第一走线30与第二走线40,以及第四走线 60与第三走线50)之间具有垂直耦合电容Cv。由于走线之间的耦合电容，其 电容值与两走线间的距离成反比。因此，利用此特性，调整各走线之间的距 离，使各走线之间的总耦合电容(不论是水平耦合电容Ch或垂直耦合电容 Cv)皆互相匹配，即，水平耦合电容Ch实质上等于垂直耦合电容Cv。在此， 该实施例其走线布局的方式可称的为电性对称。所谓的电性对称就是指不论 从哪一条走线看入，其电性特性皆实质上一致。通过电性对称，同样可让各 相位之间的总耦合电容能彼此互相匹配。如此，可达到消除电容影响与延迟 时间影响的目的。
虽然本发明的技术内容已经以优选实施例披露如上，然其并非用以限定 本发明，本领域技术人员在不脱离本发明的精神所作些许的更动与润饰，皆 应涵盖在本发明的范畴内，因此本发明的保护范围当视后附的权利要求所界 定的为准。
10
权利要求
1.一种布线结构，包含第一布局层；第二布局层，与该第一布局层实质上互相平行；及多条走线，每条该走线各传输一信号，该多个信号各具有相位差；其中，设置于该第一布局层与该第二布局层的同一层而相邻的二条该走线之间具有水平耦合电容，设置于该第一布局层与该第二布局层的不同层而相邻的二条该走线之间具有垂直耦合电容，而该多条走线由该水平耦合电容与该垂直耦合电容所决定的总耦合电容实质上相同。
2. 如权利要求1所述的布线结构，其中该总耦合电容为至少一该水平耦 合电容值以及至少 一该垂直耦合电容的并联。
3. 如权利要求1所述的布线结构，其中该多个信号的相位差分别实质上 为0度、90度、180度、及270度。
4. 如权利要求1所述的布线结构，其中每条该走线的相邻二走线所传输 的信号的相位差实质上为180度。
5. 如权利要求1所述的布线结构，其中每条该走线包括有第一区段以及 第二区段，每条该走线的该第二区段的位置为该条走线的该第一区段的位置 顺时针或是逆时针旋转90度。
6. 如权利要求5所述的布线结构，其中该第一区段以及该第二区段实质 上等长。
7. 如权利要求1所述的布线结构，其中每条该走线包括有第一区段、第 二区段、第三区段、以及第四区段。
8. 如权利要求7所述的布线结构，其中该第一区段、该第二区段、该第 三区段、以及该第四区段实质上等长。
9. 如权利要求7所述的布线结构，其中该第一区段、该第二区段、该第 三区段、以及该第四区段的位置是以顺时针或是逆时针旋转。
10. —种布线方法，包括下列步骤提供第一布局层与第二布局层，该第一布局层与该第二布局层实质上互 相平行；及形成多条信号线，其中，设置于该第一布局层与该第二布局层的同一层而相邻的二条信号线间具有水平耦合电容值，设置于该第一布局层与该第二 布局层的不同层而相邻的二条信号线之间具有垂直耦合电容值，而该多条信 号线由该水平耦合电容与该垂直耦合电容所决定的总耦合电容实质上相同。
11. 如权利要求10所述的布线方法，其中该总耦合电容为至少一该水 平耦合电容值以及至少 一该垂直耦合电容的并联。
12. 如权利要求IO所述的布线方法，其中该多个信号的相位差分别实 质上为0度、90度、180度、及270度。
13. 如权利要求10所述的布线方法，其中每条该走线的相邻二走线所 传输的信号的相位差实质上为180度。
14. 如权利要求10所述的布线方法，其中每条该走线包括有第一区段 以及第二区段，每条该走线的该第二区段的位置为该条走线的该第一区段的 位置顺时针或是逆时针旋转90度。
15. 如权利要求14所述的布线方法，其中该多条信号线的其一的该第 一区段与该多条信号线的另一的该第一区段实质上是上下重叠。
16. 如权利要求14所述的布线方法，其中该第一区段以及该第二区段 实质上等长。
17. 如权利要求10所述的布线方法，其中每条该走线包括有第一区段、 第二区段、第三区段、以及第四区段。
18. 如权利要求17所述的布线方法，其中该第一区段、该第二区段、 该第三区段、以及该第四区段实质上等长。
19. 如权利要求17所述的布线方法，其中该第一区段、该第二区段、 该第三区段、以及该第四区段的位置是以顺时针或是逆时针旋转。
全文摘要
本发明公开了一种多相位布线结构与方法，该布线结构包含第一布局层；第二布局层与第一布局层互相平行；多个位置点位于第一布局层与第二布局层；多条走线对应设置于位置点，每条走线各传输一信号，而信号之间各相隔相位差，设置于第一布局层与第二布局层的同一层而相邻的二条走线之间具有水平耦合电容，设置于第一布局层与第二布局层的不同层而相邻的二条走线之间具有垂直耦合电容，每条走线各包含多个区段，在不同区段中走线与位置点的配置不同，使多条走线由水平耦合电容与垂直耦合电容所决定的电气特性实质上相同。
文档编号H01L23/528GK101320724SQ200710110298
公开日2008年12月10日 申请日期2007年6月8日 优先权日2007年6月8日
发明者李朝政 申请人:瑞昱半导体股份有限公司