专利名称：具有改良的槽沟道栅极的半导体器件及其制作方法
技术领域：
本发明涉及一种半导体器件及其制作方法，尤其涉及一种具有改良的槽 沟道栅极的半导体器件及其制作方法。
背景技术：
随着半导体器件的设计规则(designrule)变得细微，栅极沟道的长度也变 得更小。因此，在具有70nm或更小的栅极沟道长度的半导体器件中，难以 用平面沟道结构设置临界电压(criticalvoltage)。这样，提出了具有各种槽沟 道栅极的半导体器件以有效地和充分地增加有效沟道长度。参考图1，器件隔离区UO布置于半导体衬底100上(见图2)以界定 有源区101。栅极线121在横跨有源区101的方向布置。栅极121可以理解 为用于增加有效沟道长度的槽沟道(recess channel)栅极。图2示出了沿图1中的线A-A，取得的长轴剖面且图3示出了沿图1中 线B-B，取得的短轴剖面。参考图2，槽沟道沟槽120通过蚀刻半导体衬底100的有源区101形成。 当形成槽沟道沟槽120时，有源区的主轴长度102变得更长且有效沟道长度 增加。另一方面，参考图3,即使在槽沟道沟槽120形成之后有源区的短轴 103也没有变化，这样没有增加有效沟槽宽度。如上所述，具有槽沟道栅极的半导体器件具有增加的有效沟道长度。然 而，难于增加有效沟道宽度。发明内容本发明的一个方面提供了具有改良的槽沟道栅极的半导体器件，包括 有源区，由器件隔离层界定并以规则的间隔布置在半导体衬底上，每个有源 区在长轴方向和短轴方向延伸；沟槽，形成于每个有源区内，沟槽包括在有 源区的短轴方向的台阶底面；以及槽斥册极，形成于沟槽内。形成在沟槽的底 面上的台阶优选地具有相对于半导体衬底的表面IOOA至500A的深度。沟
槽优选地具有IOOO人至1500人的深度。槽栅极优选地包括栅极绝缘层、栅极导电层和硬掩模层。
本发明上述和其它目标、特性和其它优点将从下面结合附图的详细说明被更加清晰地理解，其中图1是说明具有槽沟道栅极的半导体器件的平面图；图2和图3是说明槽沟道栅极沟槽结构的剖面图；图4是说明具有改良的槽沟道栅极和制作根据本发明的半导体器件的方 法的剖面图；图5是说明具有改良的槽沟道栅极的半导体器件的平面图；以及 图6至图15是说明制作具有改良的槽沟道栅极的半导体器件的方法的 剖面图。
具体实施方式
下面将参考附图详细地描述本发明的优选实施例。这些实施例仅用作说 明性目的，而本发明并不限制于此。在附图中，各种元件的厚度为清晰而被 放大，相同的标号代表具有实际相同功能的部分。参考图4，在根据本发明的具有改良的槽沟道栅极的半导体器件中，有 源区201 (图5 )在半导体衬底200内通过布置在半导体村底200上的器件 隔离层230 (图5)界定。在长轴和短轴方向延伸的有源区201 (图5)可以 规则的间隔布置在半导体衬底200上。改良的槽沟道沟槽260 (图11 )布置 在半导体衬底200的每个有源区201内。改良的槽沟道沟槽260沿有源区201 的长轴方向延伸。沟槽260可具有在有源区201的短轴方向成台阶的底面， 因此增加了有效沟道宽度。槽栅极布置在槽沟道沟槽260内。槽栅极包括4册极绝缘层270、 4册极导 电层280和硬掩模层290 (图13 )。栅极绝缘层270可以由比如具有30A至 50A的厚度的氧化硅的绝缘材料形成。栅极导电层280可以包括具有500A 至IOOOA的厚度的多晶硅层283和具有1000A至1200A的厚度的硅化鴒层 285。硬掩模层由比如具有2000人至2500A的厚度的氮化硅的绝缘材料形成。参考图5,半导体衬底200的有源区201由器件隔离区界定。栅极线261
沿横跨有源区201的方向规则地布置。每条栅极线261具有改良的槽沟道结 构从而增加有效沟道长度和有效沟道宽度。掩模图案240是用于蚀刻半导体 衬底200以增加有效沟道宽度的图案。图6、图7、图10、图11、图13和图14是沿图5中线C-C，取得的长轴 剖面。图8、图9、图12和图15是沿图5中D-D，取得的短轴剖面。有源区 201沿长轴方向延伸的长度一般大于有源区201沿短轴方向延伸的长度。参考图6，在制作根据本发明的具有改良的槽沟道栅极的半导体器件的 方法中，垫氧化物层(pad oxide layer)210和垫氮化物层211形成于半导体衬 底200上。垫氧化物层210优选地形成为具有50A至150人的厚度。垫氮化 物层211优选地形成为具有500A至IOOOA的厚度。器件隔离沟槽220通过形成于有源区201上的掩模图案(没有示出)选 择性地蚀刻垫氮化物211、垫氧化物210和半导体衬底200形成。器件隔离 沟槽220优选地形成为相对于半导体衬底200的顶面具有2000人至3000A 的深度。参考图7，场氧化物层通过在整个表面上沉积绝缘层形成以掩埋器件隔 离沟槽220。在场氧化物上进行平坦化工艺(例如，化学机械抛光(CMP) 工艺)，由此在除去垫氧化物层210和垫氮化物层211后形成用于界定有源 区201的器件隔离层230。进行杂质离子注入工艺和热处理工艺以在其上形成有器件隔离层230的半导体衬底200内形成阱或沟道。在进行杂质离子注入工艺和热处理工艺之 前，屏蔽氧化物层(screen oxide layer)231可形成于半导体衬底200上。屏蔽 氧化物层231在杂质离子注入工艺中防止对半导体衬底200的损坏。此外，杂质离子注入工艺和热处理工艺可以在器件隔离沟槽220形成之 后进行。在形成器件隔离层230时进行的清洁工艺中，器件隔离层230和有 源区201的表面之间的台阶(未示出)可通过控制清洁条件来可选地调节。参考图8，掩模图案240形成于半导体衬底200上。如图5所示，掩模 图案240在长轴方向延伸并形成为使得有源区201的一半在短轴方向上暴 露。掩模图案240是用于在有源区201的短轴方向形成台阶以增加有效沟道 宽度的图案。掩模图案240的尺寸或位置在能够在有源区201内形成台阶的 范围内变化。参考图9,由图8的掩模图案240暴露的半导体衬底200被蚀刻至IOOA
至500人的深度且然后除去掩模图案240。因为掩模图案240在短轴方向至 少暴露有源区201的一半，所以在蚀刻工艺中台阶在短轴方向形成于有源区 201内。通过形成台阶，有源区201的有效长度202能够相对于有源区201 在短轴方向的宽度增加。参考图10,在除去掩模图案240之后用于形成槽沟道的掩模层250形成 于半导体衬底200上。掩模层250可以通过依次层叠例如氧化物层251和多 晶硅层252形成。氧化物层251可以具有50A至200A的厚度。多晶硅层252 可以具有300A至800A的厚度。由于沿有源区201的短轴方向形成的台阶 (见图9)，掩模层250沿短轴方向具有未示出的台阶。掩模层250使用槽沟 道掩模(没有示出)被选择性地蚀刻以形成图案化的掩模层250。图案化的 掩模层250暴露半导体衬底200的将形成槽沟道沟槽的部分。参考图11至12,半导体衬底200使用图案化的掩模层250作为蚀刻掩 模被选择性地蚀刻从而形成改良的槽沟道沟槽260。槽沟道沟槽260优选地 形成为相对于半导体衬底200的顶面具有IOOO人至1500A的深度。具体地， 由于最初形成于半导体衬底200表面上的台阶(见图9)，槽沟道沟槽260 形成为具有沿有源区201的短轴方向成台阶的底面。通过在槽沟道沟槽260 的短轴方向形成台阶，有源区201的短轴长度203相对于有源区201的宽度 而增加，因此增加有效沟道宽度。参考图13,栅极绝缘层270和栅极导电层280形成于其上形成有槽沟道 沟槽260的半导体衬底200的整个表面之上。栅极绝缘层270可以由氧化硅 形成。栅极绝缘层270优选地具有30A至50A的厚度。栅极导电层280可 以形成为包括多晶硅层283和硅化钨层285。多晶硅层283优选地具有500入 至IOOO人的厚度。硅化鴒层285优选地具有1000A至1200A的厚度。硬掩模层290形成于栅极导电层280上。硬掩模层290优选地由比如氮 化硅的绝缘材料形成为具有2000人至2500人的厚度。参考图14和15 ，硬掩模图案291通过用光刻工艺构图硬掩模层290形成。 硬掩模图案291用作蚀刻掩模以形成栅电极，该栅电极包括具有硅化钨层图 案289和多晶硅层图案287的栅极导电层图案281和栅极绝缘层图案271。尽管本发明的优选实施例为说明性的目的被揭示，本领域的技术人员应 该理解各种修改、增添和替换是可能的，只要不偏离如所附的权利要求中界定的本发明的范围和精神。
权利要求
1.一种具有改良的槽沟道栅极的半导体器件，包括有源区，由器件隔离层界定并以规则的间隔布置在半导体衬底之上，每个有源区在长轴方向和短轴方向上延伸；沟槽，形成于每个所述有源区内，所述沟槽包括沿所述有源区的短轴方向的台阶底面；以及槽栅极，形成于所述沟槽内。
2. 如权利要求1所述的半导体器件，其中所述台阶底面沿所述有源区的 所述短轴方向延伸达到所述有源区的至少 一半。
3. 如权利要求1所述的半导体器件，其中所述台阶底面包括上面和下 面，所述上面和下面的高度差的范围为100A至500A。
4. 如权利要求1所述的半导体器件，其中所述沟槽具有IOOOA和1500A 的深度。
5. 如权利要求1所述的半导体器件，其中所述槽栅极包括栅极绝缘层， 栅极导电层和硬掩模层。
6. 如权利要求1所述的半导体器件，其中所述栅极导电层包括多晶硅层 和硅化鹤层。
7. —种制作具有改良的槽沟道栅极的半导体器件的方法，包括 在半导体衬底上形成用于限定有源区的器件隔离层，所述有源区在长轴方向和短轴方向上延伸；在所述半导体衬底上形成沿长轴方向延伸的掩模图案从而暴露所述有 源区的指定部分，所述指定部分沿所述长轴方向延伸；通过蚀刻所述有源区被所述掩模图案暴露的部分中的所述半导体衬底 在所述有源区内形成在所述短轴方向上的台阶表面；在所述半导体衬底的有源区内形成沟槽；以及在所述沟槽内形成槽栅极。
8. 如权利要求7所述的方法，其中所述有源区的指定部分为所述有源区 沿其短轴方向的至少 一半。
9. 如权利要求7所述的方法，其中在所述有源区内形成所述台阶表面的 步骤包括 蚀刻所述半导体衬底至相对于所述半导体衬底的表面100A至500入的深度。
10. 如权利要求7所述的方法，其中所述沟槽具有相对于所述半导体衬 底的表面IOOO人至1500A的深度。
11. 如权利要求7所述的方法，其中形成沟槽的步骤包括 在所述半导体衬底之上形成硬掩模层图案，从而暴露用于形成所述槽栅极的区域；以及使用所述硬掩模层图案作为蚀刻掩模蚀刻所述半导体衬底。
12. 如权利要求11所述的方法，其中所述硬掩模层图案包括氮化硅。
全文摘要
本发明公开了一种具有改良的槽沟道栅极的半导体器件。该半导体器件包括有源区，由器件隔离层界定并以规则的间隔布置在半导体衬底上，每个有源区在长轴方向和短轴方向延伸；沟槽，形成于每个有源区内，该沟槽包括沿有源区的短轴方向的台阶底面；以及槽栅极，形成于沟槽内。
文档编号H01L27/088GK101211917SQ200710149639
公开日2008年7月2日 申请日期2007年9月10日 优先权日2006年12月28日
发明者金泰均 申请人:海力士半导体有限公司