专利名称：用于减小mosfet器件中的浮体效应的方法和结构的制作方法
技术领域：
本发明通常涉及半导体器件处理技术和，更具体而言，涉及一种用于 减小包括绝缘体上硅(SOI)器件的金属氧化物半导体场效应晶体管 (MOSFET)器件中的浮体效应的方法和结构。
背景技术：
对于集成电路增加的性能、功能性和制造经济的要求已导致了极大的 集成密度以便减小信号传输时间并增加抗噪声度，同时也增加了单个的工 艺序列在芯片或晶片上可以形成的电路与器件的数目。将器件按比例缩小 至这样小的尺寸限制了操作裕度并使增加芯片上所形成的半导体器件电特 性的均匀性成为必需。
为满足后者的标准，使用绝缘体上硅(SOI)晶片以利用在体硅"处 理"衬底之上的绝缘体上形成的通过其有源层的单晶硅的改善的质量。可 以在其它类型的半导体材料及其合金的相似结构中开发相似的特性。有源 SOI层的半导体材料的改善的质量允许晶体管和其它器件在具有良好电性 能均匀性的情况下按比例缩小至极小的尺寸。
不幸地，由于支持半导体材料的改善的质量的发展的绝缘层(也称为 掩埋氧化物层或BOX)的存在还产生了在本领域称为晶体管结构中的"浮 体效应"的问题。浮体效应是在具有绝缘层的衬底上形成的晶体管所特有 的。具体而言，在晶体管导电沟道和浮体端处形成相对极的二极管结的源 极/漏极扩展和晕区域电隔离中性浮体，同时栅极电极通过介质与导电沟道 绝缘。衬底中的绝缘层完成了导电沟道的绝缘并因此防止了在浮体中产生 的任何的电荷放电。当晶体管不导通时，根据源极和漏极二极管特性，电
荷注入到中性体中在导电沟道中产生电压。
在强场梯度漏极区域附近的热电子产生的过剩载流子引起了浮体效
应，导致了 SOI器件的体电势升高。其引起了阁值电压的减小，导致了输 出特性的扭折(Kink)。由晶体管导电沟道中的电荷收集产生的电压具有 改变晶体管的开关阈值的效应。该效应回过头来改变了信号同步和信号传 输速度，因为即使当跨越给定电路的阈值电压的均匀性并不好时，任何晶 体管也将具有有限的非瞬态信号的转换速率和上升和下降时间。SOI开关 电路，具体而言，受到严重的动态浮体效应如滞后和历史效应的损害。SOI 开关电路中扭折效应的产生极依赖于工作频率，并产生类Lorentzian噪声 过沖和谐波失真。在SOIMOSFET中软误差问题同样更为严重。
为限制在浮体中构建的电荷，体接触并入到器件中。然而，该方法不 利地影响了器件的密度。可选地，设计源极和漏极的二极管特性。例如， 通过减小源极/漏极与体结之间的势垒减少浮体电荷，例如通过在p/n结处 产生注入缺陷，其是频率无关的方法。不幸地，与开关器件中的源极二极 管泄漏相反，漏极二极管泄漏增加了电路耗散的热功率并降低了实际的开 关电流，导致较低的速度。
因此，希望能够以不导致增加的漏极泄漏电流、咸小的集成电路密度、 增加的热功率和电路速度降低的方式减小(在SOI器件和体硅器件中的) 浮体效应。
发明内容
通过一种场效应晶体管(FET)器件克服或减轻了现有技术的前述缺 陷和不足，其包括体衬底，在所述体衬底之上形成的栅极绝缘层，在与所 述体衬底相关联的有源器件区域中形成的源极和漏极区域，每个所述源极 和漏极区域相对于所述有源器件区域的体区域限定了 p/n结，以及在限定 在所述源极区域中的腔内形成的跨过所述源极区域的p/n结并进入到所述 体区域中的导电插塞，其中所述导电插塞有助于所述体区域与所述源极区 域之间的放电通路。 在另一实施例中， 一种用于形成场效应晶体管(FET)器件的方法包 括在体村底之上形成栅极绝缘层；在与所述体衬底相关联的有源器件区 域中形成源极和漏极区域，每个所述源极和漏极区域相对于所述有源器件 区域的体区域限定了 p/n结；以及形成在限定在所迷源极区域中的腔内形 成的跨过所述源极区域的所述p/n结并进入到所述体区域中的导电插塞； 其中所述导电插塞有助于所述体区域与所述源极区域之间的放电通路。
在又一实施例中， 一种用于减小绝缘体上硅(SOI)场效应晶体管 (FET)器件中的浮体效应的方法包括在体衬底之上形成掩埋绝缘层； 在所述掩埋绝缘层之上形成绝缘体上硅(SOI)层；在所迷SOI层之上形 成栅极绝缘层；在所述SOI层内形成源极和漏极区域，每个所迷源极和漏 极区域相对于所迷SOI层内的有源器件区域的体区域限定了 p/n结；以及
结并进入到所述体区域中的导电插塞，其中所述腔和所述插塞沿朝向所述 漏极的方向横向延伸跨过所述源极区域，并跨过所述源极区域的所述p/n 结进入到所述掩埋绝缘层之上的所述体区域中；其中所述导电插塞有助于 所述体区域与所迷源极区域之间的放电通路。
参考示例性的附图，其中在附图中相似的元素采用相同的标号
图1 (a)至1 (k)是根据所述发明的实施例的一种用于减小绝缘体
上硅(SOI)晶体管器件中的浮体效应的方法和结构的一系列截面视以及
图2 (a)至2 (i)是根据所述发明的可选的实施例的一种用于减小体 硅晶体管器件中的浮体效应的方法和结构的一系列截面视图。
具体实施例方式
在此公开了一种用于减小包括绝缘体上硅(SOI)类型器件的 MOSFET器件中的浮体效应而没有结泄漏的方法和结构。简要声明，在此
公开的实施例提供了通过晶体管器件源极区域形成的金属插塞，以便该插 塞延伸到晶体管的体中并提供了源极与体积之间的短路。
起始参照图1 (a)至1 (k)，其示出了根据本发明的实施例的一种 用于减小绝缘体上硅(SOI)晶体管器件中的浮体效应的方法和结构的一 系列截面视图。如图l(a)所示，体硅层102具有在其上形成的掩埋绝缘 物(例如氧化物)层(BOX) 104。接着在BOX层104之上形成晶体硅层 106;因此，术语绝缘体上硅(SOI)同样用来描述层106，其中有源晶体 管器件在其中形成。在示例性的实施例中，SOI层106(例如，对于N型 器件)为相对低掺杂浓度(例如，约lxl017atoms/cm3)的P型层。如同样 在图1 (a)中所示出的，形成浅沟槽隔离(STI)区域108以电隔离在SOI 层106中所随后形成的晶体管与其它器件。
在图l(b)中，在SOI层106之上形成热氧化物层110(例如约l-5nm 量级的厚度)，并使用其作为栅极绝缘体材料。然而，还可以使用其它栅 极绝缘材料。然后，在栅极氧化物110之上形成多晶硅层112 (例如约 100-200nm量级的厚度)，随后是构图的光致抗蚀剂材料114，其限定了 栅极电极结构。接下来，如在图1 (c)中所示，将光致抗蚀剂图形转移到 多晶硅层112中以形成栅极电极116，如本领域所公知，在其之后在栅极 侧壁上形成氧化物侧壁间隔物118。
参考图l(d)，然后使器件经受锗(Ge)或其它适宜的中性种(species) 的注入，产生具有相对于硅的蚀刻选择性的区域。将在此后更加详细地描 述中性注入的目的。然后，使用高温退火修复硅的注入损伤，得到如图1 (e)所示的SiGe区域120。继续到图1 (f)，根据FET源极/漏极形成 技术进行晕(有角度的箭头)和扩展(垂直箭头)注入。
然后如图1 (g)所示，如本领域所乂>知，邻近间隔物118形成笫二组 側壁间隔物122(例如，氮化物)，以便形成深源极/漏极注入。然后进行 另一次退火以激活源极和漏极的掺杂剂，接着在源极/漏极区域与体106之 间限定p/n结124，如图1 (h)所示。前进到图1 (i),然后在栅极116 以及源极和漏极区域之上以本领域公知的方法形成硅化物接触126 。例
如，在该结构之上形成硅化物形成金属例如镍，接着退火(例如，约300
x:到约soot:)以形成Nisi。之后，通过湿法蚀刻去除绝缘区域之上的未
反应的镍。然而，在硅化之后，接着在器件之上形成光致抗蚀剂层128，
并以如图1 (i)中所进一步示出的暴露器件的源极区域的方式构图。可选
地，可以在硅化之后形成薄氮化物层(未示出)以保护NiSi接触和器件免 受湿气和活动离子的影响。该薄氮化物层还在常规接触孔蚀刻中充当蚀刻 停止层(stopper)。然而，可选的氮化物层基本上与本发明的实施例不相 关。
参考图1 (j)，使用多步蚀刻首先去除源极侧NiSi，接着去除源极区 域中的掺杂的硅，之后去除源极侧SiGe区域120。具体而言，以各向同性 的方式选择性蚀刻SiGe区域以沿横向蚀刻材料，产生腔130。应该注意， 腔130 (初始形成的SiGe区域)延伸跨过源极侧的p/n结并进入到SOI 体106中。同样应该注意，在器件的漏极侧和栅极116中的SiGe区域120 不受蚀刻的影响并保留在器件中。可选地，在图1 (d)中的Ge注入之前， 构图器件以便保护栅极和漏极区域。
在任一实例中，然后在去除光致抗蚀剂128之后，在腔130中形成金 属插塞132，如图1 (k)所示。在示例性的实施例中，以与半导体器件的 上布线层中的金属过孔形成相似的方法实现插塞形成。例如，在源极侧腔 130中保形淀积薄钛氮化物(TiN)衬里层134，接着通过金属插塞材料136 例如鴒(W)的淀积和回蚀刻完成插塞132。如此配置，插塞132提供了 将过剩体电荷传导到源极端子(对于NFET器件其被典型地连接到地)的 源极到体接触。在形成插塞132之后，继续常规处理以完成器件(例如， 层间介质层形成、过孔/线路形成和其它后段制程)。
由于相对于源极和漏极区域的SOI层106的较浅的深度，使用Ge掺 杂的层120产生横向蚀刻分布以便插塞132能够沿器件沟道的方向横向延 伸并由此跨过p/n结124并进入到体区域中。然而，由于体硅器件不具有 掩埋绝缘层，同样形成源极到体的插塞以减小浮体效应。另外，在无BOX 层存在的情况下，插塞形成方法因为不需要横向蚀刻分布所以变得更简单，
因为可沿向下的方向形成插塞以桥接源极侧p/n结。
因此，图2 (a)到2 (i)是4艮据本发明的可选的实施例的一种用于减 小在体硅晶体管器件中的浮体效应的方法和结构的一系列截面视图。简单 起见，使用与图1中的实施例相同的参考标号表示相似元素。如图2 U) 中所示，体硅层102 (无掩埋绝缘层)具有在其中形成的STI区域108以 便将在衬底102的体区域106中随后形成的晶体管与其它器件电隔离。
与图1 (b)相似，图2 (b)示出了在体衬底102之上形成用作栅极 绝缘层材料的热氧化物层IIO (例如约l-5nm量级的厚度)。然而，再一 次，同样可以使用其它栅极绝缘材料。然后，在栅极氧化物IIO上形成多 晶硅层112 (例如约100-200nm量级的厚度)，接着是构图的光致抗蚀剂 材料114，其限定了栅极电极的结构。如接下来在图2(c)中所示出的， 将光致抗蚀剂图形转移到多晶硅层112中以形成栅极电极116，在其之后， 如本领域所公知，在栅极侧壁上形成氧化物侧壁间隔物118。
然而尽管图1 (d)的SOI实施例实现了中性种(Ge)注入的使用， 图2 (d)的体硅实施例直接进行根据FET源极/漏极形成技术的晕(有角 度的箭头)和扩展(垂直箭头)注入。然后，如图2 (e)所示，如本领域 所z〉知，邻近间隔物118形成第二組侧壁间隔物122 (例如，氮化物)， 以便形成深源极/漏极注入。然后进行另 一次退火以激活源极和漏极掺杂 剂，然后在源极/漏极区域与体106之间限定p/n结124，如图2(f)中所 示。
前进到图2(g)，然后以本领域公知的方法在栅极116以及源极和漏 极区域之上形成珪化物接触126。例如，在该结构之上形成珪化物形成金 属例如镍，接着退火(例如，约300"C到约500°C)以形成NiSi。之后， 通过湿法蚀刻去除绝缘区域之上的未反应的镍。如在SOI实施例中的情况， 在硅化之后，接着在器件之上形成光致抗蚀剂层128，并以如图2 (g)中 所进一步示出的暴露器件的源极区域的方式构图。可选地，可以在硅化之 后形成薄氮化物层(未示出)以保护NiSi接触免受源极构图的影响。
参考图2 (h)，使用多步蚀刻首先去除源极侧NiSi，接着去除源极区
域中的掺杂的硅。尽管图l(j)中的SOI实施例利用在源极侧的通过SiGe 区域的横向蚀刻，图2 (h)的实施例延伸了源极侧掺杂的硅的垂直蚀刻向 下通过源极区域底，跨过在源极侧的p/n结124并进入到体硅102中，由 此产生腔230。
最终，在图2 (i)中，然后在去除光致抗蚀剂128之后在腔230中形 成金属插塞232。例如，在源极侧腔230中保形淀积薄钛氮化物(TiN)衬 里层234,接着通过金属插塞材料236例如鴒(W)的淀积和回蚀刻完成 插塞232。如此配置，插塞232提供了将过剩体电荷传导到源极端子(对 于NFET器件其被典型地连接到地)的源极到体接触。因为没有氧化物层， 在源极区域之下存在足够的空间以允许形成与体硅102/体区域106充分电 接触的腔(由此的插塞232)。在形成插塞232之后，继续常规处理以完 成器件(例如，层间介质层形成，过孔/线路形成和其它后段制程)。
虽然通过参考优选的实施例或多个实施例描述了本发明，但本领域人 员应该理解在不背离本发明范围的情况下可以实施各种改变并且其元素可 被等效物替代。另外，根据本发明的教导可实施许多修改以适应具体情况 或材料而不背离其基本范围。因此，旨在本发明不受限于公开作为用于实 施本发明所构思的最佳模式的具体实施例，而是本发明将包括落入所附权 利要求范围内的所有实施例。
权利要求
1.一种场效应晶体管(FET)器件，包括体衬底；栅极绝缘层，其在所述体衬底之上形成；源极和漏极区域，其在与所述体衬底相关联的有源器件区域中形成，每个所述源极和漏极区域相对于所述有源器件区域的体区域限定了p/n结；以及导电插塞，在限定在所述源极区域中的腔内形成，跨过所述源极区域的p/n结并进入到所述体区域中；其中所述导电插塞有助于所述体区域与所述源极区域之间的放电通路。
2. 根据权利要求l的FET器件，其中所述导电插塞还包括在所述腔 内形成的村里材料和在所述衬里材料之上形成的金属填充材料。
3. 根据权利要求2的FET器件，其中所述衬里材料包括钛氮化物 (TiN)。
4. 根据权利要求2的FET器件，其中所述金属填充材料包括钨(W )。
5. 根据权利要求1的FET器件，其中所述腔延伸通过在所述源极区 域的顶表面上形成的硅化物接触。
6. 根据权利要求l的FET器件，其中所述腔和所述插塞垂直向下延 伸通过所述源极区域的底部并进入到所述体衬底中。
7. 根据权利要求l的FET器件，还包括 掩埋绝缘层，其在所述体村底之上形成；以及 绝缘体上硅(SOI)层，其在所述掩埋绝缘层之上形成；其中在所述SOI层中限定所述有源器件区域，并且在所述有源器件区 域中的所述源极与漏极区域之间限定所述体区域。
8. 根据权利要求7的FET器件，其中所述腔和所述插塞沿朝向所述 漏极的方向横向延伸跨过所述源极区域，并跨过所述源极区域的所述p/n 结进入到所述掩埋绝缘层之上的所述体区域中。
9. 一种用于形成场效应晶体管(FET)器件的方法，所述方法包括以 下步骤在体衬底上形成栅极绝缘层；在与所述体衬底相关联的有源器件区域中形成源极和漏极区域，每个 所述源极和漏极区域相对于所述有源器件区域的体区域限定了 p/n结；以 及p/n结并进入到所述体区域中的导电插塞；其中所述导电插塞有助于所述体区域与所述源极区域之间的放电通路。
10. 根据权利要求9的方法，其中所述导电插塞还包括在所述腔内形 成的衬里材料和在所述村里材料之上形成的金属填充材料。
11. 根据权利要求10的方法，其中所述衬里材料包括钛氮化物(TiN )。
12. 根据权利要求10的方法，其中所述金属填充材料包括钨(W)。
13. 根据权利要求9的方法，其中所述腔延伸通过在所述源极区域的 顶表面上形成的硅化物接触。
14，根据权利要求9的方法，其中所述腔和所述插塞垂直向下延伸通 过所述源极区域的底部并进入到所述体村底中。
15. 权利要求9的方法，还包括 在所述体衬底之上形成掩埋绝缘层；以及 在所述掩埋绝缘层之上形成绝缘体上硅(SOI)层；其中在所述SOI层中限定所述有源器件区域，并且在所述有源器件区 域中的所述源极区域与漏极区域之间限定所述体区域。
16. 根据权利要求15的方法，其中所迷腔和所述插塞沿朝向所述漏极 的方向横向延伸跨过所述源极区域，并跨过所迷源极区域的所述p/n结进 入到所述掩埋绝缘层之上的所述体区域中。
17. —种用于减小绝缘体上硅(SOI)场效应晶体管(FET)器件中的浮体效应的方法，所述方法包括以下步骤 在体村底之上形成掩埋绝缘层； 在所述掩埋绝缘层之上形成绝缘体上硅(SOI)层； 在所述SOI层之上形成栅极绝缘层；在所述SOI层内形成源极和漏极区域，每个所述源极和漏极区域相对 于所述SOI层内的有源器件区域的体区域限定了 p/n结；以及p/n结并进入到所述体区域中的导电插塞，其中所述腔和所述插塞沿朝向 所述漏极的方向横向延伸跨过所述源极区域，并跨过所述源极区域的所述 p/n结进入到所述掩埋绝缘层之上的所述体区域中；其中所述导电插塞有助于所述体区域与所述源极区域之间的放电通路。
18. 权利要求17的方法，还包括在所述器件的至少源极侧中注入中性 掺杂剂种，配置所述中性掺杂剂种以产生相对于所述SOI层的蚀刻选择性 的区域,其中所述蚀刻选择性的区域在所迷腔的形成中有助于其各向同性、 横向蚀刻。
19. 根据权利要求18的方法，其中所述中性掺杂剂种包括锗(Ge)。
20. 根据权利要求18的方法，其中在所迷栅极绝缘层上形成栅极电极 之后，并且在源极/漏极晕和扩展区域的注入之前，并且在所述源极和漏极 区域的注入之前注入所述中性掺杂剂种。
全文摘要
一种场效应晶体管(FET)器件包括体衬底，在所述体衬底之上形成的栅极绝缘层，在与所述体衬底相关联的有源器件区域中形成的源极和漏极区域，每个所述源极和漏极区域相对于所述有源器件区域的体区域限定了p/n结，以及在限定在所述源极区域中的腔内形成的跨过所述源极区域的所述p/n结并进入到所述体区域中的导电插塞，其中所述导电插塞有助于所述体区域与所述源极区域之间的放电通路。
文档编号H01L29/78GK101183683SQ20071016139
公开日2008年5月21日 申请日期2007年9月30日 优先权日2006年11月16日
发明者朱慧珑, 梁擎擎 申请人:国际商业机器公司