具有电荷陷捕层的非易失性存储器件及其制造方法

专利名称：具有电荷陷捕层的非易失性存储器件及其制造方法
技术领域：
本发明涉及一种非易失性存储器件，且更具体而言涉及一种具有电荷陷 捕层的非易失性存储器件以及制造该非易失性存储器件的方法。
背景技术：
用于储存数据的半导体存储器件被分类成易失性及非易失性存储器件。 当电源被移除时，易失性存储器件会遗失已储存的数据，但非易失性存储器 件可维持已储存的数据。因此，非易失性存储器件被广泛地应用在许多装置， 包括移动电话、用于储存音乐及/或影像数据的存储卡、及会处于不利的电源 状态下，例如，间断的电源、间歇性的电源状态或低耗电的其他装置。
这种非易失性存储器件的单元晶体管具有堆叠栅(stacked gate)结构。该 堆叠栅结构包括连续堆叠在单元晶体管的沟道区上的栅绝缘层、浮动栅电 极、栅间介电层(intergate dielectric layer)及控制栅电极。然而，由于集成度 水平增加所造成的各种干涉，导致该堆叠栅结构难以改善存储器件的集成度 水平。因此，已发展出一种具有电荷陷捕层的非易失性存储器件。
该具有电荷陷捕层的非易失性存储器件包含其中具有沟道区的硅基板， 及连续堆叠在该硅基板上的穿隧层、电荷陷捕层、阻隔层与控制栅电极。这 种结构被称为SONOS(硅-氧化物-氮化物-氧化物-硅)结构或MONOS(金属-氧化物-氮化物-氧化物-硅)结构。
图l是说明具有传统电荷陷捕层的非易失性存储器件的截面图。参照图 1，穿隧绝缘层110形成于例如硅基板的半导体基板100上。 一对杂质区 102(例如，源极/漏极区)布置于半导体基板100中。该杂质区102彼此分开。 沟道区104布置于该杂质区102之间。形成为电荷陷捕层的氮化硅层120布 置于穿隧绝缘层110上。阻隔绝缘层130布置于氮化硅层120上。控制栅电 极140布置于阻隔绝缘层130上。
以下将详细描述具有这种结构的非易失性存储器件的操作过程。控制栅 电极140荷正电，且预定的偏压施加至杂质区102。结果，电子乂人基^！ 100 被陷捕到作为电荷陷捕层的氮化硅层120的陷捕点(trap site)中。这种现象在 各个存储单元中执行写入操作或对该存储单元执行编程(programming)操作。 类似地，控制栅电极140荷负电，且预定的偏压施加至杂质区102。结果， 空穴从基板IOO被陷捕到作为电荷陷捕层的氮化硅层120的陷捕点中。被陷 捕的空穴随后与存在于该陷捕点中的电子复合。该现象对该被编程的存储单 元执行擦除操作。
具备该传统电荷陷捕层的非易失性存储器件会有擦除速度低的缺点。更 具体而言，在对具有上述结构的非易失性存储器件进行编程时，电子会被陷 捕至深的陷捕点，该深的陷捕点与氮化硅层120的导带间隔较远。因此，需 要较高的电压来擦除该器件。当对控制栅电极140施加高电压以执行擦除操 作时，发生回返穿隧(backward tunneling),其中存在于控制栅电极140中的 电子会穿过阻隔绝缘层130。因此，单元会不经意地被编程，且发生错误， 例如阈值电压增加。
为了防止控制栅电极140中电子的回返穿隧，已发展出一种非易失性存 储器件结构，其使用例如氧化铝(Al203)的高介电材料用于阻隔绝缘层130， 并使用具有大功函数的金属栅极用于控制栅电极140。这种结构称为 MANOS(金属-铝-氮化物-氧化物-硅)。此结构能防止回返穿隧，但无法确保 所需的擦除速度，且即使是在擦除操作之后，在实现足够低的阈值电压方面 也会存在限制。

发明内容
在一个实施例中，非易失性存储器件包括基板；在该基板上方的穿隧 层；在该穿隧层上方包括化学计量配比氮化硅层及富硅氮化硅层的电荷陷捕 层；在该电荷陷捕层上方的阻隔层；以及在该阻隔层上的控制栅电极。
在另一实施例中，非易失性存储器件包括基板；在该基板上方的穿隧 层；在该穿隧层上方包括第一化学计量配比氮化硅层、富硅氮化硅层及第二 化学计量配比氮化硅层的电荷陷捕层；在该电荷陷捕层上方的阻隔层，用于 阻隔电荷的迁移；以及在该阻隔层上方的控制栅电极。
在另一实施例中，非易失性存储器件包括基板；在该基板上方的穿隧 层；在该穿隧层上方包括氮氧化硅层及富硅氮化硅层的电荷陷捕层；在该电 荷陷捕层上方的阻隔层，用于阻隔电荷的迁移；以及在该阻隔层上方的控制
栅电极。
在另一实施例中，非易失性存储器件包括基板；在该基板上方的穿隧 层；在该穿隧层上方包括第一氮氧化硅层、富硅氮化硅层及第二氮氧化硅层 的电荷陷捕层；在该电荷陷捕层上方的阻隔层，用于阻隔电荷的迁移；以及 在该阻隔层上方的控制栅电极。
在另一实施例中，制造非易失性存储器件的方法包括在基板上方形成 穿隧层；在该穿隧层上方形成化学计量配比氮化硅层；在该化学计量配比氮 化硅层上方形成富硅氮化硅层；在该富硅氮化硅层上方形成阻隔层；以及在 该阻隔层上方形成控制栅电极。
在另一实施例中，制造非易失性存储器件的方法包括在基板上方形成 穿隧层；在该穿隧层上方形成第一化学计量配比氮化硅层；在该第一化学计 量配比氮化硅层上方形成富硅氮化硅层；在该富硅氮化硅层上方形成第二化 学计量配比氮化硅层；在该第二化学计量配比氮化硅层上方形成阻隔层；以 及在该阻隔层上方形成控制栅电极。
在另一实施例中，制造非易失性存储器件的方法包括在基板上方形成 穿隧层；在该穿隧层上方形成第一氮氧化硅层；在该第一氮氧化硅层上方形 成富硅氮化硅层；在该富硅氮化硅层上方形成阻隔层；以及在该阻隔层上形 成控制栅电极。
在另一实施例中，制造非易失性存储器件的方法包括在基板上方形成 穿隧层；在该穿隧层上方形成第一氮氧化硅层；在该第一氮氧化硅层上方形 成富硅氮化硅层；在该富硅氮化硅层上方形成第二氮氧化硅层；在该第二氮 氧化硅层上方形成阻隔层；以及在该阻隔层上方形成控制栅电极。


图1是说明具有传统电荷陷捕层的非易失性存储器件的截面图。 图2是说明根据本发明的 一 实施例的具有电荷陷捕层的非易失性存储器 件的截面图。
图3是表示图2所示的该非易失性存储器件的电荷陷捕层的俄歇电子能 语(AES)的曲线。
图4是说明根据本发明的另 一实施例的具有电荷陷捕层的非易失性存储 器件的截面图。
图5是表示根据本发明的具有电荷陷捕层的非易失性存储器件的编程特 性曲线图。
图6是表示根据本发明的具有电荷陷捕层的非易失性存储器件的擦除特 性曲线图。
附图标记说明
100 半导体基板102杂质区
104 沟道区110穿隧绝缘层
120 氮化硅层130阻隔绝纟彖层
140 控制栅电极200基板
202 杂质区204沟道区
210 穿隧层220电荷陷捕层
221 化学计量配比氮化硅层222富硅氮化硅层
230 阻隔层240控制栅电极
310 硅320氮
400 基板402杂质区
404 沟道区410穿隧层
420 电荷陷捕层421第 一化学计量配比氮化硅层
422 富硅氮化硅层423第二化学计量配比氮化硅层
430 阻隔层440控制栅电极
510 曲线520曲线
610 曲线620曲线
具体实施例方式
图2是说明根据本发明的一实施例的具有电荷陷捕层的非易失性存储器 件的截面图。图3是示出图2所示非易失性存储器件的电荷陷捕层的俄歇电 子能谱(AES)的曲线图。参照图2，根据本发明一个实施例的非易失性存储 器件包括连续置于基板200上的穿隧层210、电荷陷捕层220、阻隔层230 及控制栅电极240。电荷陷捕层220是由连续堆叠的化学计量配比 (stoichiometric)氮化硅(Si3N4)层221及富硅氮化硅层222构成。基板200包括 一对杂质区202， 一对杂质区202相互分隔且沟道区204置于其间。基板200 可以是硅基板或绝缘体上硅(SOI)。杂质区202是传统的源极/漏极区。穿隧层210为绝缘层。在预定条件下，例如电子或空穴的电荷载流子可 穿过穿隧层210而注入至电荷陷捕层220。穿隧层210可由氧化硅(Si02)形成。 穿隧层210具有约20A至60A的厚度。当穿隧层210具有过小的厚度时， 则由于电荷载流子的重复穿隧而导致劣化，因而负面地冲击存储器件的稳定 性。相反地，当穿隧层210具有过大的厚度时，则电荷载流子的穿隧无法顺 利地执行。
电荷陷捕层220是绝缘层，其陷捕(trap)通过穿隧层210而引入的电子或 空穴。电荷陷捕层220是包括连续层叠的化学计量配比氮化硅(Si3N4)层221 和富硅氮化硅层222的双层结构。该化学计量配比氮化硅(Si3N4)层221具有 约20A至60A的厚度。富硅氮化硅层222具有约40A至120A的厚度。因 此，电荷陷捕层220的总厚度为约60A至180A。化学计量配比氮化硅(Si3H0 层221不在硅分子之间形成键(bond)。然而，因为富硅氮化硅层222在硅分 子之间形成键，其内容易发生空穴陷捕。结果，被陷捕的电子的移除速度增 大，擦除速度增加，且在擦除后获得足够低的阈值电压。化学计量配比氮化 硅(Si3N4)层221中的硅和氮的比例为约1: 1.2至1: 1.5，且优选为约1: 1.33。 富硅氮化硅层222中的硅和氮的比例为约0.85: 1至3: 1，且优选为约l: 1。
利用AES(俄歇电子能谱)来评估置于穿隧层210上的电荷陷捕层210内 的原子的类型和含量。该结果示于图3。可从图3确认，在溅射时间为约1 至2分钟时，硅310与氮320的比例为约1: l(在图3中标示为"A")。图 3还示出溅射时间为约3分钟时，该比例为约3: 4(在图3中标示为"B")。 换言之，直接置于该电荷陷捕层210上的化学计量配比氮化硅(Si3N0层221 包含比例大约为3: 4的硅和氮，而置于化学计量配比氮化硅(Si3N4)层221 上的富硅氮化硅层222包含比例大约为1: 1的硅和氮。
根据本发明的另一实施例，可采用氮氧化硅(SiON)层，而非采用该化学 计量配比氮化硅(Si3N4)层221。相较于该化学计量配比氮化硅(Si3N4)层，氮 氧化硅(SiON)层呈现出出色的陷捕能力且因而展现出改善的保持特性 (retention characteristic)。
阻隔层230为绝缘层，用以阻隔电荷从电荷陷捕层220迁移至控制4册电 极240。阻隔层230包括通过化学气相沉积(CVD)沉积的氧化硅(Si02)层或氧 化铝(八1203)层。备选地，阻隔层230包括高介电绝缘层，例如，氧化铪(HfD2) 层、氧化铪铝(HfA10)层、氧化锆(Zr02)层、或其组合物。当使用氧化铝(八1203)
层作为阻隔层230时，氧化铝(八1203)层的厚度为约50A至300A。
控制栅电极240使得电子或空穴可以从基板200中的沟道区204被陷捕 至电荷陷捕层220中的陷捕点内。控制栅电极240可以是多晶硅层或金属层。 当控制栅电极240为多晶硅层时，其具有硅-氧化物-氮化物-氧化物-硅 (SONOS)结构。当控制栅电极240为金属层时，其具有金属-氧化物-氮化物-氧化物-硅(MONOS)结构。当控制栅电极240及阻隔层230分别为金属层及 氧化铝(八1203)层时，其具有金属-铝-氮化物-氧化物-硅(MANOS)结构。使用 n型杂质来掺杂该多晶硅层。当使用金属层作为控制栅电极240以形成 MONOS或MANOS结构时，该金属层的功函数为约4.5eV以上。适当的金 属层的例子包括氮化钛(TiN)层、氮化钽(TaN)层、氮化铪(HfN)层、氮化鹤(WN) 层及其组合物。为了降低控制栅线的电阻，可在控制栅电极240上配置低电 阻层(未示出)。该低电阻层依赖用于控制栅电极240的材料而改变，该材料 是由在控制栅电极240和低电阻层之间的介面上的反应性(reactivity)所决定 的。
以下将详细描述这种非易失性存储器件的制造方法。在基板200中形成 杂质区202及该杂质区202之间的沟道区204。然后，在基板200上形成穿 隧层210。穿隧层210由厚度为约20A至60A的氧化硅层形成。在穿隧层 210上形成电荷陷捕层220。通过在穿隧层210上连续地形成化学计量配比 氮化硅(SbN4)层221及富硅氮化硅层222,来执行电荷陷捕层220的形成。 根据本发明的另一实施例，可形成氮氧化硅层，而非该化学计量配比氮化硅 (SbN4)层221。
使用原子层沉积(ALD)或化学气相沉积(CVD)来执行化学计量配比氮化 硅(SbN4)层221的形成。化学计量配比氮化硅(Si3Hf)层221的厚度为约20A 至60A。在化学计量配比氮化硅(Si3N4)层221中，硅与氮的比例为约l: 1.2 至l: 1.5，且优选为约l: 1.33。类似地，利用原子层沉积(ALD)或化学气相 沉积(CVD)来执行该富硅氮化硅层222的形成。该富硅氮化硅层222的厚度 为约40A至120A。结果，电荷陷捕层220的总厚度为约60A至180A。在 富硅氮化硅层222中，硅与氮的比例为约0.85: 1至3: 1,且优选为约1: 1。 可通过控制硅源气体(例如二氯硅曱烷(DCS， SiCl2H2))或氮源气体(例如NH3) 的流速来将该比例调整至期望的水平。
在形成具有双层结构的电荷陷捕层220之后，在电荷陷捕层220上形成
阻隔层230。通过化学气相沉积(CVD)来沉积氧化层，由此执行阻隔层230 的形成。备选地，可由氧化铝(八1203)层形成阻隔层230，以改善器件特性。 将氧化铝(八1203)层沉积至厚度为约50A至300A且利用快速热处理(RTP)来 致密化(densification)所沉积的氧化铝层，由此形成该阻隔层230。备选地， 阻隔层230可包括高介电绝缘层，例如，氧化铪(Hf()2)层、氧化铪铝(HfAlO) 层、氧化锆(Zr02)层或其组合。
在阻隔层230上形成有控制栅电极240。如果需要，可在控制栅电极240 上形成低电阻层(未示出)。控制栅电极240可由多晶硅层或金属层形成。当 使用多晶硅层作为控制栅电极240时，可以使用n型杂质来掺杂该多晶硅层。 当使用金属层作为控制栅电极240时，该金属层可以是具有4.5eV以上的功 函数的金属层。适当的金属层的示例包括氮化钛(TiN)层、氮化钽(TaN)层、 氮化铪(HfN)层、氮化鴒(WN)层及其组合。
在穿隧层210之后，在基板200上连续形成电荷陷捕层220(包括氮化层 221及氮化硅硼(SiBN)层222)、阻隔层230以及控制栅电极240,利用硬掩 模层图案使所得的结构经历常规图案化(common patternization)。
图4是说明根据本发明的另 一 实施例的具有电荷陷捕层的非易失性存储 器件的截面图。参照图4，根据本发明一个实施例的非易失性存储器件包括 连续沉积在基板400上的穿隧层410、电荷陷捕层420、阻隔层430及控制 栅电极440,其中沟道区404形成于杂质区402之间。本实施例的非易失性 存储器件不同于先前实施例。具体而言，本实施例的电荷陷捕层420具有三 层结构，其中连续层叠有第一化学计量配比氮化硅(Si3N4)层421、富硅氮化 硅层422及第二化学计量配比氨化硅(Si3H0层423。先前实施例中的电荷陷 捕层420具有双层结构。
更具体而言，第 一化学计量配比氮化硅(Si3N4)层421置于穿隧层410上。 第一化学计量配比氮化硅(Si3N4)层421具有约20A至60A的厚度。化学计 量配比氮化硅(Si3N4)层421中的硅和氮的比例为约1: 1.2至l: 1.5,且优选 为约l: 1.33。富硅氮化硅层422具有约20A至60A的厚度。富硅氮化硅层 422中的硅和氮的比例为约0.85: 1至3: 1，且优选为约l: 1。第二化学计 量配比氮化硅(Si3N4)层423具有约20A至60A的厚度。化学计量配比氮化 硅(Si3N4)层423中的硅和氮的比例为约1: 1.2至1: 1.5，且优选为约1: 1.33。 因此，电荷陷捕层420的总厚度为约60A至180A。
在此实施例中，第二化学计量配比氮化硅(Si3N4)层423置于富硅氮化硅 层422及阻隔层430之间，由此防止从富硅氮化硅层422至阻隔层430的漏 电流，并达到保持特性的改善。此外，第二化学计量配比氮化硅(Si3N4)层423
减少阻隔层430的厚度。根据本发明的另一实施例，可分别使用第一氮氧化 硅层及第二氮氧化硅层，而非使用该第一化学计量配比氮化硅(Si3N4)层421 及该第二化学计量配比氮化硅(Si3H0层423。
以下将详细描述该非易失性存储器件的制造方法。在基板400中形成杂 质区402及该杂质区402之间的沟道区404。在基板400上形成穿隧层410。 穿隧层410由厚度为约20A至60A的氧化硅层形成。在穿隧层410上形成 电荷陷捕层420。通过在穿隧层410上连续沉积第一化学计量配比氮化硅 (SigN4)层421、富硅氮化硅层422及化学计量配比氮化硅(Si3N4)层423,来执 行电荷陷捕层420的形成。根据本发明的另一实施例，可分别使用第一氮氧 化硅层及第二氮氧化硅层，而非使用该第一化学计量配比氮化硅(Si3N4)层 421及该第二化学计量配比氮化硅(Si3N4)层423。
利用原子层沉积(ALD)或化学气相沉积(CVD)来执行第一化学计量配比 氮化硅(Si3Ht)层421的形成。第一化学计量配比氮化硅(Si3N4)层421的厚度 为约20A至60A。第一化学计量配比氮化硅(Si3N4)层421中的硅与氮的比例 为约1: 1.2至l: 1.5，且优选为约1: 1.33。利用原子层沉积(ALD)或化学 气相沉积(CVD)来执行富硅氮化硅层422的形成。富硅氮化硅层422的厚度 为约20A至60A。富硅氮化硅层422中的硅与氮的比例为约0.85: 1至3: 1, 且优选为约1: 1。可通过控制硅源气体(例如二氯硅曱烷(DCS， SiCl2H2)>l 氮源气体(例如NH3)的流速来将该比例调整至期望的水平。利用原子层沉积 (ALD)或化学气相沉积(CVD)来执行第一化学计量配比氮化硅(Si3N4)层421 的形成。利用原子层沉积(ALD)或化学气相沉积(CVD)来执行第二化学计量 配比氮化硅(Si3N4)层423的形成。第二化学计量配比氮化硅(Si3N4)层423的 厚度为约20A至60A。电荷陷捕层420的总厚度为约60A至180A。第二化 学计量配比氮化硅(Si3Ht)层423中的硅与氮的比例为约1: 1.2至1: 1.5，且 优选为约1: 1.33。
在形成具有三层结构的电荷陷捕层420之后，在电荷陷捕层420上形成 阻隔层430。阻隔层430包括通过化学气相沉积(CVD)沉积的氧化物层。另
外，阻隔层430可包括氧化铝(Al2O3)层，以改善器件特性。将氧化铝(八1203) 层沉积至大约50A至300A的厚度且利用快速热处理(RTP)来致密化所沉积 的氧化铝层，以形成阻隔层430。阻隔层430可以是高介电(high-k)绝缘层， 例如，氧化铪(Hf()2)层、氧化铪铝(HfAlO)层、氧化锆(Zr02)层、或其组合。
在阻隔层430上形成控制栅电极440。如果需要，可在控制栅电极440 上形成低电阻层(未示出)。控制栅电极440可由多晶硅层或金属层来形成。 当使用多晶硅层作为控制栅电极440时，使用n型杂质来掺杂该多晶硅层。 当使用金属层作为控制栅电极440时，该金属层可以是具有约4.5eV以上的 功函数的金属层。适当的金属层的示例包括氮化钛(TiN)层、氮化钽(TaN)层、 氮化铪(HfN)层、氮化鴒(WN)层及其组合。
在穿隧层410之后，在基板400上连续地形成电荷陷捕层420(包括第一 化学计量配比氮化硅(Si3N4)层421及富硅氮化硅层422)、第二化学计量配比 氮化硅(Si3N4)层423、阻隔层430及控制栅电极440,利用硬掩模层图案来 使所得的结构经历常规图案化。
图5是表示根据本发明的具有电荷陷捕层的非易失性存储器件的编程特 性曲线图。参照图5，采用具有包括化学计量配比氮化硅层的单层结构的传 统电荷陷捕层的存储器件(参照标示为"510"的曲线)，以及采用具有包括化 学计量配比氮化硅层及富硅氮化硅层的双层结构的本发明电荷陷捕层的存 储器件(参照标示为"520"的曲线)，随着编程时间(programming time)的推 移表现出在类似的差量(delta)阈值电压(AVT)状态上的变化。在较早的编程时 间内，本发明的电荷陷捕层呈现出色的编程特性。
图6是表示根据本发明的具有电荷陷捕层的非易失性存储器件的擦除特 性曲线图。参照图6，相较于采用具有包括化学计量配比氮化硅层的单层结 构的传统电荷陷捕层的存储器件(参照标示为"610"的曲线)， 一种采用本发 明的电荷陷捕层的存储器件(参照标示为"620"的曲线)，其具有包括化学计 量配比氮化硅层及富硅氮化硅层的双层结构，随着擦除时间的推移表现出在 差量阈值电压(AVT)上的显著减少。相较于该传统电荷陷捕层，由此现象可 确定本发明的电荷陷捕层呈现出高的擦除速度及出色的阈值电压特性。
本申请主张在2006年10月23曰申请的韩国专利申请10-2006-103010 的优先权，其所有内容引用结合于此。
权利要求
1.一种非易失性存储器件，包括基板；在所述基板上方的穿隧层；在所述穿隧层上包括化学计量配比氮化硅层及富硅氮化硅层的电荷陷捕层；在所述电荷陷捕层上方的阻隔层；以及在所述阻隔层上方的控制栅电极。
2. 如权利要求1所述的非易失性存储器件，其中所述穿隧层为氧化硅层。
3. 如权利要求2所述的非易失性存储器件，其中所述氧化硅层的厚度约 为20A至60A。
4. 如权利要求1所述的非易失性存储器件，其中所述电荷陷捕层的厚度 约为60A至180A。
5. 如权利要求1所述的非易失性存储器件，其中所述化学计量配比氮化 硅层具有约20A至60A的厚度。
6. 如权利要求1所述的非易失性存储器件，其中所述化学计量配比氮化 硅层中的硅和氮的比例约为1: 1.2至1: 1.5。
7. 如权利要求1所述的非易失性存储器件，其中所述化学计量配比氮化 硅层中的硅和氮的比例约为1: 1.33。
8. 如权利要求1所述的非易失性存储器件，其中所述富硅氮化硅层具有 约40A至120A的厚度。
9. 如权利要求1所述的非易失性存储器件，其中所述富硅氮化硅层中的 硅和氮的比例约为0.85: l至3: 1。
10. 如权利要求1所述的非易失性存储器件，其中所述富硅氮化硅层中的 硅和氮的比例约为1: 1。
11. 如权利要求1所述的非易失性存储器件，其中所述阻隔层包括氧化铝层。
12. 如权利要求11所述的非易失性存储器件，其中所述氧化铝层具有约 50A至300A的厚度。
13. 如权利要求1所述的非易失性存储器件，其中所述阻隔层包括通过化学气相沉积沉积的氧化^圭层。
14. 如权利要求1所述的非易失性存储器件，其中所述阻隔层包括氧化铪 层、氧化铪铝层、氧化锆层、或其组合。
15. 如权利要求1所述的非易失性存储器件，其中所述控制栅电极包括具 有大约4.5eV以上的功函数的金属层。
16. 如权利要求15所述的非易失性存储器件，其中所述金属层包括氮化 钛层、氮化钽层、氮化铪层、氮化鸽层、或其组合。
17. —种非易失性存储器件，包括 基板；在所述基板上方的穿隧层；在所述穿隧层上方包括第一化学计量配比氮化硅层、富硅氮化硅层及第 二化学计量配比氮化硅层的电荷陷捕层； 在所述电荷陷捕层上方的阻隔层；以及 在所述阻隔层上方的控制栅电极。
18. 如权利要求17所述的非易失性存储器件，其中所述电荷陷捕层具有 约60A至180A的厚度。
19. 如权利要求17所述的非易失性存储器件，其中所述第一化学计量配 比氮化硅层具有约20A至60A的厚度。
20. 如权利要求17所述的非易失性存储器件，其中所述第一化学计量配 比氮化硅层中的硅和氮的比例约为1: 1.2至1: 1.5。
21. 如权利要求17所述的非易失性存储器件，其中所述第一化学计量配 比氮化硅层中的硅和氮的比例约为1: 1.33。
22. 如权利要求17所述的非易失性存储器件，其中所述富硅氮化硅层具 有约20A至60A的厚度。
23. 如权利要求17所述的非易失性存储器件，其中所述富硅氮化硅层中 的^5圭和氮的比例约为0.85: l至3: 1。
24. 如权利要求17所述的非易失性存储器件，其中所述富硅氮化硅层中 的硅和氮的比例约为1: 1。
25. 如权利要求n所述的非易失性存储器件，其中所述第二化学计量配 比氮化硅层具有约20A至60 A的厚度。
26. 如权利要求17所述的非易失性存储器件，其中所述第二化学计量配比氮化硅层中的硅和氮的比例约为1: 1.2至1: 1.5。
27. 如权利要求17所述的非易失性存储器件，其中所述第二化学计量配 比氮化硅层中的硅和氮的比例约为1: 1.33。
28. 如权利要求17所述的非易失性存储器件，其中所述阻隔层包括氧化铝层。
29. 如权利要求28所述的非易失性存储器件，其中所述氧化铝层具有约 50A至300A的厚度。
30. 如权利要求17所述的非易失性存储器件，其中所述阻隔层包括通过 化学气相沉积沉积的氧化硅层。
31. 如权利要求17所述的非易失性存储器件，其中所述阻隔层包括氧化 铪层、氧化铪铝层、氧化锆层、或其组合。
32. 如权利要求16所述的非易失性存储器件，其中所述控制栅电极包括 具有大约4.5eV以上的功函数的金属层。
33. 如权利要求32所述的非易失性存储器件，其中所述金属层包括氮化 钛层、氮化钽层、氮化铪层、氮化钨层、或其组合。
34. —种非易失性存储器件，包括 基板；在所述基板上方的穿隧层；在所述穿隧层上方包括氮氧化硅层及富硅氮化硅层的电荷陷捕层； 在所述电荷陷捕层上方的阻隔层；以及 在所述阻隔层上方的控制栅电极。
35. —种非易失性存储器件，包括 基板；在所述基板上方的穿隧层；在所述穿隧层上方包括第 一氮氧化硅层、富硅氮化硅层及第二氮氧化硅 层的电荷陷捕层；在所述电荷陷捕层上方的阻隔层；以及 在所述阻隔层上方的控制栅电极。
36. —种制造非易失性存储器件的方法，包括 在基板上方形成穿隧层； 在所述穿隧层上方形成化学计量配比氮化硅层；在所述化学计量配比氮化硅层上方形成富硅氮化硅层； 在所述富硅氮化硅层上方形成阻隔层；以及 在所述阻隔层上方形成控制栅电极。
37. 如权利要求36所述的方法，其中所述化学计量配比氮化硅层形成为 约20A至60A的厚度。
38. 如权利要求36所述的方法，其中通过原子层沉积或化学气相沉积来 执行所述化学计量配比氮化硅层的形成。
39. 如权利要求36所述的方法，其中所述化学计量配比氮化硅层中的硅 和氮的比例约为1: 1.2至1: 1.5。
40. 如权利要求36所述的方法，其中所述化学计量配比氮化硅层中的硅 和氮的比例约为1: 1.33。
41. 如权利要求36所述的方法，其中所述富硅氮化硅层形成为厚度为约 40A至120A。
42. 如权利要求36所述的方法，其中所述富硅氮化硅层中的硅和氮的比 例约为0.85: 1至3: 1。
43. 如权利要求36所述的方法，其中所述富硅氮化硅层中的硅和氮的比 例约为1: 1。
44. 如权利要求36所述的方法，其中所述阻隔层包括高介电绝缘层。
45. 如权利要求36所述的方法，其中所述阻隔层包括通过化学气相沉积 沉积的氧化层。
46. 如权利要求38所述的方法，还包括 对所述阻隔层执行退火处理。
47. —种制造非易失性存储器件的方法，包括 在基板上方形成穿隧层；在所述穿隧层上方形成第一化学计量配比氮化硅层； 在所述第一化学计量配比氮化硅层上方形成富硅氮化硅层； 在所述富硅氮化硅层上方形成第二化学计量配比氮化硅层； 在所述第二化学计量配比氮化硅层上方形成阻隔层；以及 在所述阻隔层上方形成控制栅电极。
48. 如权利要求47所述的方法，其中所述第一化学计量配比氮化硅层形 成为约20A至60A的厚度。
49. 如权利要求47所述的方法，其中通过原子层沉积或化学气相沉积来 执行所述化学计量配比氮化硅层的形成。
50. 如权利要求47所述的方法，其中所述第一化学计量配比氮化硅层中 的硅和氮的比例约为1: 1.2至1: 1.5。
51. 如权利要求47所述的方法，其中所述第一化学计量配比氮化硅层中 的石圭和氮的比例约为1: 1.33。
52. 如权利要求47所述的方法，其中所述富硅氮化硅层形成为约20A至 60A的厚度。
53. 如权利要求47所述的方法，其中所述富硅氮化硅层中的硅和氮的比 例约为0.85: 1至3: 1。
54. 如权利要求47所述的方法，其中所述富硅氮化硅层中的硅和氮的比 例约为1: 1。
55. 如权利要求47所述的方法，其中所述第二化学计量配比氮化硅层形 成为约20A至60A的厚度。
56. 如权利要求47所述的方法，其中通过原子层沉积或化学气相沉积来 执行所述第二化学计量配比氮化硅层的形成。
57. 如权利要求47所述的方法，其中所述第二化学计量配比氮化硅层中 的硅和氮的比例约为1: 1.2至l: 1.5。
58. 如权利要求47所述的方法，其中所述第二化学计量配比氮化硅层中 的硅和氮的比例约为1: 1.33。
59. 如权利要求47所述的方法，其中所述阻隔层包括高介电绝缘层。
60. 如权利要求47所述的方法，其中所述阻隔层包括通过化学气相沉积 沉积的氧化层。
61. 如权利要求47所述的方法，还包括 对所述阻隔层执行退火处理。
62. 如权利要求47所述的方法，其中所述控制栅电极包括金属层。
63. —种制造非易失性存储器件的方法，包括 在基板上方形成穿隧层； 在所述穿隧层上方形成第一氮氧化硅层； 在所述第一氮氧化硅层上方形成富硅氮化硅层； 在所述富硅氮化硅层上方形成阻隔层；以及 在所述阻隔层上方形成控制栅电极。
64.—种制造非易失性存储器件的方法，包括在基板上方形成穿隧层；在所述穿隧层上方形成第一氮氧化硅层；在所述第一氮氧化硅层上方形成富硅氮化硅层;在所述富硅氮化硅层上方形成第二氮氧化硅层;在所述第二氮氧化硅层上方形成阻隔层；以及在所述阻隔层上方形成控制^J"电极。
全文摘要
本发明公开了一种非易失性存储器件及其制造发方法。该非易失性存储器件包括基板；在该基板上的穿隧层；在该穿隧层上包括化学计量配比氮化硅层及富硅氮化硅层的电荷陷捕层；在该电荷陷捕层上的阻隔层；以及在该阻隔层上的控制栅电极。
文档编号H01L29/792GK101170135SQ20071016297
公开日2008年4月30日 申请日期2007年10月9日 优先权日2006年10月23日
发明者严在哲, 周文植, 李升龙, 梁洪善, 皮升浩, 金容漯 申请人:海力士半导体有限公司