专利名称：高耐压半导体器件及高耐压半导体器件的制造方法
技术领域：
本发明涉及一种高耐压半导体器件及高耐压半导体器件的制造方法。
背景技术：
以往，在具有多层布线衬底的半导体器件的制造方法中，形成了用 于使各层间进行电连接的接触。在形成该接触时，通常使用利用等离子 体蚀刻等干式蚀刻来形成接触孔、并使导体嵌入其中的方法。
特别是，在进行等离子体蚀刻时，半导体器件的栅绝缘膜容易受到 等离子体损伤的影响，近年来，栅绝缘膜的薄膜化使得其更容易受到等 离子体损伤的影响。但是，对于需要较厚的栅绝缘膜的高耐压半导体器 件，避免等离子体损伤这一点， 一直未引起重视(例如，参考专利文献 1)。
图5表示以往的半导体器件的构造。在半导体衬底75上形成有栅 绝缘膜76、栅电极77，在栅电极77的两侧，在半导体衬底75的表层 区域形成有源区78、漏区79。源区78、漏区79和栅电极77，通过接 触80连接于第1金属布线81。第1金属布线81通过第1VIA孔82连 接于第2金属布线83,第2金属布线83通过第2VIA孔84连接于第3 金属布线85。另外，栅电极77和第1金属布线81利用中间膜86进行 绝缘，第1金属布线81和第2金属布线83利用第1层间膜87进行绝 缘，第2金属布线83和第3金属布线85利用第2层间膜88进行绝缘。
如此，高耐压半导体器件处于一种未采取等离子体损伤对策的现状。
专利文献l:日本特开2000 - 260987号7>才艮
发明内容
但是，具有较厚栅绝缘膜的高耐压半导体器件，由于等离子体损伤 而产生了 Vt变动量，因此有必要对用来抑制Vt变动量的对策进行研究。
特别是，在图5所示的晶体管中，Vt变动量从栅绝缘膜的膜厚为350A 的膜厚附近急剧地上升，图6示出了这一情况。因此，对于栅绝缘膜的 膜厚在350A以上的高耐压半导体器件来说，有必要采取等离子体损伤 的对策。
另外，在图5所示的晶体管中，如图7所示，以下的面积比与Vt 变动量呈比例关系，该面积比是指形成于栅电极上的接触孔的总开口面 积和栅电极与栅绝缘膜相接的部分的面积的面积比，并且，在接触孔形 成时产生了 0.07V左右的Vt变动量。因此，为避免高耐压半导体器件 的动作出现问题，有必要将晶体管间的接触孔的总开口面积和与该接触 孔相接的栅电极的表面的面积，设为一定值，以抑制Vt变动量的波动。
本发明就是鉴于上述问题而作出的，并以实现以下目的为课题。
即，本发明的目的在于，提供一种高耐压半导体器件即其制造方法， 该高耐压半导体器件可以抑制由VIA孔形成工序中的等离子体损伤引 起的Vt变动量。
本发明人经专心研究，结果发现通过采用下述的高耐压半导体器 件和该半导体器件的制造方法，可以解决以上问题，并实现上述目的。
即，方案l所述的高耐压半导体器件，其特征在于晶体管的栅电 极和二极管，通过在各自之上形成的接触，并利用直接与上述接触连接 的布线进行电连接，其中，上述晶体管形成于半导体衬底，具有膜厚在 350A以上的栅绝缘膜，上述二极管由形成于半导体衬底的表层区域的 第l导电型的阱区和形成于上述半导体衬底的表层区域、且是形成于上 述阱区上的第2导电型的扩散层构成。
根据方案1所述的高耐压半导体器件，通过等离子体蚀刻形成在上 述布线层上形成的VIA孔时产生的电流，流向电阻比栅绝缘膜低的二 极管，而不会流向栅电极。因此，栅绝缘膜能够避免由等离子体损伤造 成的影响，该等离子体损伤是由等离子体蚀刻时产生的电流导致的，从 而能够抑制Vt变动量。
方案2所述的高耐压半导体器件，其特征在于，具有半导体衬底； 晶体管，其具有形成于上述半导体衬底的表层区域的第l导电型的沟道区
域、和形成于上述沟道区域的两侧的第2导电型的源区及漏区、形成于上 述沟道区域上的膜厚为350A以上的栅绝缘膜、和形成于上述栅绝缘膜上 的栅电极；二极管其由形成于上述半导体衬底的表层区域的第l导电 型的阱区和形成于上述半导体衬底的表层区域、且是形成于上述阱区上 的第2导电型的扩散层构成；接触，分别形成于上述栅电极上和上述第2 导电型的扩散层上；以及布线，形成于各上述接触上的同一布线层，使各 上述接触彼此间进行电连接。
另外，方案4所述的本发明的高耐压半导体器件的制造方法，其特征 在于，具有准备半导体衬底的工序，该半导体衬底具有第l导电型的晶 体管形成区域和第l导电型的二极管形成区域；形成晶体管的工序，该晶 体管是通过在上述晶体管形成区域的上述半导体村底的表层区域形成第1 导电型的沟道区域，在上述沟道区域上形成膜厚为350A以上的栅绝缘膜， 在上述栅绝缘膜上形成栅电极，在上述沟道区域的两侧形成第2导电型的 源区和漏区而形成的；形成二极管的工序，该二极管是通过在上述二极管 形成区域的上述半导体村底的表层区域形成第2导电型的扩散层而形成 的；形成接触的工序，该接触分别形成在上述栅电极上和上述第2导电型 的扩散层上；以及形成布线的工序，该布线形成于各上述接触上的同一布 线层，4吏各上述接触进行电连接。
根据方案2所述的高耐压半导体器件和方案4所述的高耐压半导体器 件的制造方法，在利用等离子体蚀刻等形成在布线层上形成的VIA孔时， 因上述蚀刻而产生的电流流向二极管，因此，能够避免在以往的高耐压半 导体器件中产生的栅绝缘膜的等离子体损伤。另外，利用形成于同一布线
层的布线使栅绝缘膜上的接触和二极管上的接触进行连接，由此，能够在 形成以往的高耐压半导体器件的布线层的工序中，使栅绝缘膜和二极管容 易地进行连接。
方案3所述的高耐压半导体器件，其特征在于具有350A以上的栅 氧化膜的各上述晶体管间的以下面积比之差为-5.0% ~ 5.0%,该面积比
孑L的总开口面积的面积比。
根据方案3所述的高耐压半导体器件，通过使存在于高耐压半导体 器件中的多个晶体管间的以下面积比之差处于规定的范围内，该面积比
是上述接触孔的总开口面积和栅电极与栅绝缘膜相接的部分的面积的 面积比，而在晶体管间均匀地添加形成接触孔时产生的等离子体损伤。
因此，形成接触孔时产生的vt变动量，在晶体管间是均匀的。因此， 可以抑制晶体管间的vt变动量的波动，能够避免因晶体管间的vt阈值
的波动而导致高耐压半导体器件的动作出现问题。
根据本发明，能够提供一种高耐压半导体器件及其制造方法，该高
耐压半导体器件可以抑制由VIA孔形成工序中的等离子体损伤引起的 Vt变动量。
图1为本发明实施方式中的使用了 NMOS晶体管的高耐压半导体 器件的概略图。
图2为本发明实施方式中的使用了 PMOS晶体管的高耐压半导体 器件的概略图。
图3为在本发明实施方式的使用了 NMOS晶体管的高耐压半导体 器件中表示了进行本发明实施方式中的等离子体蚀刻时产生的电流的 路径的图。
图4为在本发明实施方式的使用了 PMOS晶体管的高耐压半导体 器件中表示了进行本发明实施方式中的等离子体蚀刻时产生的电流的 路径的图。
图5为表示以往的高耐压半导体器件的局部剖视图。
图6为表示形成了 VIA孔后的以往的高耐压半导体器件和本发明 的高耐压半导体器件的Vt变动量对栅绝缘膜厚度的依赖性的曲线图。
图7为表示形成了接触孔后的Vt变动量对以下面积比的依赖性的 曲线图，该面积比是接触孔的总开口面积和与接触相接的栅电极表面的 面积比。
符号说明
16、 31、 46、 59、 76:栅绝缘膜，17、 32、 47、 60、 77:栅电极，
18、 33、 48、 61、 78:源区，19、 34、 49、 62、 79:漏区，21、 36、 51、 64、 80:接触，22A、 22B、 22C、 37A、 37B、 37C、 52A、 52B、 52C、 65A、 65B、 65C、 81:第1金属布线，23、 38、 53、 66、 82:第1VIA 孔，24、 39、 83:第2金属布线，25、 40、 84:第2VIA孔，26、 41、 85:第3金属布线，27、 42、 54、 67、 86:中间膜，28、 43、 55、 68、 87:第1层间膜，29、 44、 88:第2层间膜，15、 45: P阱区域，30、 58: N阱区域，20、 50: N +扩散层，35、 63: P +扩散层，56、 69:电 流，57、 70:正向二极管，71、 73: P沟道区域，72、 74: N沟道区域， 75:半导体衬底
具体实施例方式
以下，结合附图，对本发明的高耐压半导体器件及其制造方法中的一 实施方式进^i兌明。
<高耐压半导体器件及其制造方法>
在图4中，表示在发明的高耐压半导体器件中，PMOS晶体管的第 1VIA孔蚀刻工序中的动作。
本发明的高耐压半导体器件，如图4所示，在N阱区域58上，形 成有栅绝缘膜59、栅电极60，在栅电极60的两侧的N阱区域58的表 面，形成有源区61和漏区62，在由该源区61、漏区62和栅绝缘膜59 下部的N沟道区域74构成的有源区域以外的区域，设置有P +扩散层 63,形成有正向二极管70。
然后，在形成有栅电极60的衬底上层叠中间膜67，利用等离子体 蚀刻等方法形成接触孔，之后，设置接触64。
源区61通过接触64连接于第1金属布线65A,漏区62通过接触 64连接于第1金属布线65C，栅电极60和P +扩散层63通过接触64 连接于第1金属布线65B。
在第1金属布线65A、第1金属布线65B和第1金属布线65C上 形成有第1VIA孔66。另外，栅电极60与第1金属布线65A、第l金 属布线65B、第1金属布线65C利用中间膜67进行绝缘，第1金属布 线65A、第1金属布线65B、第1金属布线65C和第1VIA孔66被第1 层间膜68;^盖。
另外，本发明的高耐压半导体器件，其栅电极60通过接触64、第 1金属布线65B与正向二极管70连接。
等离子体蚀刻时产生的电流69，从栅电极60上的第1金属布线65B 进入，顺序通过接触64、正向二极管70。因此，等离子体蚀刻时产生 的电流不会通过栅电极60，所以能够避免受到引起Vt变动量的等离子 体损伤的影响
在本实施例中，因为可以利用正向二极管来避免形成第1VIA孔时 的等离子体损伤，所以抑制了晶体管的Vt变动量。另外，使晶体管间 的因形成接触孔时产生的等离子体损伤而引起的Vt变动量均匀化，避 免了因晶体管间的Vt阈值的波动而导致高耐压半导体器件的动作出现 问题。
另外，上述实施方式中的本发明的高耐压半导体器件及其制造方 法，并不是限定性解释，也可以在满足本发明的要素的范围内实现，这 是不言而喻的。
权利要求
1.一种高耐压半导体器件，其特征在于晶体管的栅电极和二极管通过形成在各自之上的接触，并利用直接与上述接触连接的布线进行电连接，其中，上述晶体管形成于半导体衬底上，具有膜厚在350以上的栅绝缘膜，上述二极管由形成于半导体衬底的表层区域的第1导电型的阱区和形成于上述半导体衬底的表层区域、且是形成于上述阱区上的第2导电型的扩散层构成。
2. —种高耐压半导体器件，其特征在于，具有 半导体衬底；晶体管，其具有形成于上述半导体衬底的表层区域的第l导电型的 沟道区域、形成于上述沟道区域的两侧的第2导电型的源区及漏区、形 成于上述沟道区域上的膜厚为350A以上的栅绝缘膜、和形成于上述栅 绝缘膜上的栅电极；二极管，其由形成于上述半导体衬底的表层区域的第l导电型的阱 区和形成于上述半导体衬底的表层区域、且是形成于上述阱区上的第2 导电型的扩散层构成；接触，分别形成于上述栅电极上和上述第2导电型的扩散层上;以及布线，形成于各上述接触上的同一布线层，使各上述接触彼此间进 行电连接。
3. 根据权利要求1或2所述的高耐压半导体器件，其特征在于，具有350A以上的栅氧化膜的各上述晶体管间的以下面积比之差为 -5.0% ~ 5.0%,该面积比是栅电极与栅绝缘膜相接的部分的面积和形成 于上述栅电极上的接触孔的总开口面积的面积比。
4. 一种高耐压半导体器件的制造方法，其特征在于，具有准备半导体衬底的工序，该半导体衬底具有第l导电型的晶体管形 成区域和第l导电型的二极管形成区域；形成晶体管的工序，该晶体管是通过在上述晶体管形成区域的上述 半导体衬底的表层区域形成第l导电型的沟道区域，在上述沟道区域上形成膜厚为350A以上的栅绝缘膜，在上述栅绝缘膜上形成栅电极，在 上述沟道区域的两侧形成第2导电型的源区和漏区而形成的；形成二极管的工序，该二极管是通过在上述二极管形成区域的上述 半导体衬底的表层区域形成第2导电型的扩散层而形成的；形成接触的工序，该接触分别形成在上述栅电极和上述第2导电型 的扩散层上；以及形成布线的工序，该布线形成于各上述接触上的同一布线层，使各 上述接触进行电连接。
全文摘要
本发明提供一种高耐压半导体器件及高耐压半导体器件的制造方法，其可抑制由VIA孔形成工序中的等离子体损伤引起的Vt变动量，其特征在于晶体管的栅电极(17)和二极管通过形成于各自之上的接触(21)，并利用直接与上述接触(21)连接的布线(22B)进行电连接，其中，上述晶体管形成于半导体衬底上，具有膜厚为350以上的栅绝缘膜(16)，上述二极管由形成于半导体衬底表层区域的第1导电型的阱区(15)和形成于上述半导体衬底的表层区域、且是形成于上述阱区(15)上的第2导电型的扩散层(20)构成。
文档编号H01L27/06GK101179075SQ20071016336
公开日2008年5月14日 申请日期2007年10月19日 优先权日2006年11月10日
发明者小池理 申请人:冲电气工业株式会社