以低介电常数为绝缘埋层的绝缘层上半导体结构及其方法

专利名称：以低介电常数为绝缘埋层的绝缘层上半导体结构及其方法
以低介电常数为绝缘埋层的绝缘层上半导体结构及其方法
背景技术：
随着无线通信领域的迅速发展，片上系统(system on chip, SOC)正成 为主流技术，BiCMOS (Bipolar Complementary Metal Oxide Semiconductor, 双极互补金属氧化物半导体)作为实现SOC的先进工艺，使得双极型电路 和CMOS电路集成在同一芯片上，兼有高密度、低功耗和高速等特点。为 了避免MOS (Metal Oxide Semiconductor,金属氧化物半导体)器件注入衬 底的噪声对Bipolar双极器件的影响，采用SOI衬底是一种很好的选择，SOI 衬底与深槽工艺相结合可以提供器件之间完全的介质隔离。但是传统SOI衬底对噪声的阻断存在频率上限:信号频率较低时高阻Si02埋层可以有效阻止噪声的通过，随着信号频率的提高，Si02埋层的等效电阻l/2nfC (f为信 号频率，C为绝缘层电容)不断变小，减弱了对衬底噪声的阻隔作用。为了 提高SOI衬底对噪声阻隔作用的频率上限，Motorola公司的Kuntal Joardar 提出可以通过增加Si02层的厚度来减小Si02层的等效电容，进而增大高频 下Si02层的等效电阻(Kuntal Joardar,正EE Journal of Solid-State Circuits, 1994, Vol.29，No.lO，p1212)。但是这种方法势必会加剧Si02埋层的自加热效 应，带来器件饱和驱动电流下降，跨导畸变等问题。
因此，本发明提出采用低介电常数材料代替传统SOI衬底中的Si02埋层， 在不增加绝缘埋层厚度的同时，通过减小埋层介电常数降低了埋层电容，增 加了埋层的等效电阻，提高了 SOI衬底阻隔噪声的频率上限。此新型SOI 衬底材料更加适合低噪声SOI电路的需要。

发明内容
本发明目的在于提供一种以低介电常数材料为绝缘埋层的绝缘层上半 导体结构及其制备方法。采用低介电常数材料代替传统SOI结构中的Si02
4埋层，在不增加埋层厚度的前提下使得埋层电容减小，进而增大了高频下埋 层的等效阻抗(1/2 3tfC)，从而减小衬底串扰。所述结构的绝缘层上半导体 结构能够将小高频下通过衬底的串扰，提高SOI衬底阻断噪声的频率上限， 适合用于低噪声SOI电路。
本发明提供的绝缘层上半导体结构由三层组成顶层是半导体薄膜，厚
度为50-2000nm，中间是低介电常数绝缘埋层，厚度为50-2000nm，相对介 电常数小于4.2，底层是硅衬底。半导体薄膜包括硅、锗硅、锗等。
本发明中的低介电常数材料相对介电常数小于4.2，如SiOF薄膜、多孔 SiOCH薄膜、多孔金刚石薄膜等。
本发明中的低介电常数材料采用薄膜制备技术。以SiOF为例，如采用 化学气相沉积方法制备SiOF薄膜，反应物如TEOS (Tetraethylorthosilicate， 正硅酸乙酯)、SiF4和02，分别由三条气路通入等离子反应室，TEOS流量 范围10-40sccm (标准升/分钟)，SiF4流量范围10-60sccm， 02流量范围 10-60sccm，衬底温度为200°C-400°C，反应室气压80-100Pa。如采用溶胶凝 胶法制备SiOF薄膜，前驱溶液配制原料如正硅酸乙酯、水、浓盐酸、无水 乙醇和含F有机化合物，将前驱溶液旋涂于硅片上，旋涂速率2000-3000rpm， 然后在20(TC-60(TC退火制备得到SiOF薄膜。
本发明提供的以低介电常数材料为埋层的绝缘层上半导体结构的衬底材 料由两种薄膜转移技术获得。第一种方法的具体工艺步骤如下
1) 在硅片上制备介电常数小于4.2的低介电常数薄膜；
2) 在半导体层与硅衬底界面处引入缺陷层；
3) 将含低介电常数薄膜的硅片与含缺陷层的硅片键合；
4) 键合片在缺陷层处剥离；
5) 为了降低顶层半导体层的表面粗糙度，可以对其进行化学机械抛光。
本发明所述的第一种工艺中的缺陷层可以是离子注入产生的气泡层、也 可以是阳极氧化产生的多孔层。键合片中如有离子注入产生的气泡层，如氢 离子注入、氩离子注入或氙离子注入产生的气泡层，通过退火的方法将键合 片在缺陷层处裂开，从而获得半导体层/低介电常数绝缘埋层/硅结构，氢离子注入的典型剂量范围lX1016-7X1016/cm2，注入能量根据需要的顶层半导 体层的厚度调整，典型范围为50keV-180keV;键合片中如有阳极氧化产生 的多孔层，如多孔硅层，可通过楔形物插入法、水柱喷射等机械方法将多孔 层剥离，多孔硅通过在HF电解液中对P型硅片进行电化学溶解获得，多孔 硅的孔隙率通过改变反应电流密度来控制，电流密度8-23mA/cm2对应着孔 隙率20-65%。
第二种方法的具体工艺步骤如下
1) 在硅片上制备介电常数低于4.2的低介电常数薄膜；
2) 将含低介电常数薄膜的硅片与含半导体层的硅片键合；
3) 键合片背面减薄至半导体层。 第二种方法与第一种方法类似介电常数小于4.2的低介电常数薄膜可采
用化学气相沉积法或溶胶凝胶法制备。不同之处在于采用减薄的方法获得半 导体薄膜，减薄采用机械研磨抛光减薄的办法或采用化学腐蚀减薄的方法， 化学腐蚀的方法是利用了腐蚀液对腐蚀停止层和半导体器件层的高腐蚀选 择比，含半导体硅片中的腐蚀自停止层可以是重硼掺杂单晶硅层或多孔硅 层，腐蚀液可以是EDP (ethylene diamine pyrocatechol，乙二胺邻苯二酚) HF、 HN03、 CH3COOH和、KOH中的一种或它们的混合液。
由于本发明采用以相对介电常数小于4.2的低介电常数材料替代己有的 绝缘层上硅(SOI)中的Si02埋层，使得绝缘埋层的电容减小，进而增大了 高频下埋层的等效阻抗(1/2兀fC)，因此，已有的SOI衬底材料相比，能够 降低高频下通过衬底的信号串扰，更加适合低噪声SOI电路的需要。


图1是本发明提供的以低介电常数材料为埋层的绝缘层上半导体结构示意
图，它由三层构成顶层是半导体层，中间是低介电常数埋层，下层是硅衬 底；
图2是采用PECVD沉积技术和智能剥离技术制备含有低介电常数SiOF埋 层的绝缘层上半导体结构的工艺步骤示意(a)硅片A上制作SiOF薄膜(b)硅片B上注入H+
(c)硅片A和B溶化键合 (d)制成的绝缘层上硅结构材料
图3是采用PECVD沉积技术和化学减薄技术制备含有低介电常数SiOF埋
层的绝缘层上半导体结构的工艺步骤示意图； (a)硅片A上制作SiOF薄膜 (b)硅片B上外延生长 (c)硅片A和B键合 (d)制成的绝缘层上硅结构材料
图4是溶胶凝胶法制备低介电常数SiOF薄膜示意图5是含多孔硅缺陷埋层的绝缘层上半导体结构示意图。
图中
1- (100)顶层硅
2- 低介电常数材料埋层 22- SiOF埋层
3- (100)硅衬底
4- 外延P+硅层
5- 多孔硅
6- (100)硅薄膜
具体实施例
以下实施例将有助于理解本发明，但并不限制本发明的内容。 实施例1:含有低介电常数SiOF埋层的SOI结构制作方法。
1. 采用n型(100)硅片A作为衬底材料，用等离子体增强化学气相沉积
(PECVD)工艺制备SiOF薄膜，如图2 (a)所示，以TEOS、 SiF4、 02为原料，流量分别为20sccm、 40sccm、 40sccm，反应室气压为90Pa， 衬底温度为400°C;
2. 为保证键合质量，对沉积有SiOF薄膜的硅片A进行化学机械抛光，使其
表面粗糙度降低到lnm以下；
3. 对硅片B进行tT注入，如图2 (b)所示，注入剂量为6E16 cm—2，注入
能量为140keV;
4. 将两个硅片进行室温等离子体活化键合，如图2 (C)所示。键合前硅片
经过RCA清洗，然后将待键合片表面用氮等离子体活化。氮等离子体
的条件是气压15mbar，等离子体功率为100W，活化时间30S。超声 水中清洗并甩干后，将两基片在室温下键合；
5. 将键合片分别在20(TC退火2h， 35(TC退火lh以加强键合强度；
6. 采用背面减薄和抛光的方法制备得到含有SiOF埋层的绝缘层上硅结构
材料，如图2 (d)所示。 实施例2 :含有低介电常数SiOF埋层的SOI结构制作方法。
1. 采用n型(100)硅片A作为衬底材料，用等离子体增强化学气相沉积
(PECVD)工艺制备SiOF薄膜，如图3 (a)所示，以TEOS、 SiF4、 02为原料，流量分别为20sccm、 40sccm、 40sccm，反应室气压为90Pa， 衬底温度为400°C;
2. 为保证键合质量，对沉积有SiOF薄膜的硅片A进行化学机械抛光，使其
表面粗糙度降低到lnm以下；
3. 在硅片B上先外延一层200nm的P+硅层作为腐蚀停止层，再外延一层
50nm的低掺杂硅层，如图3 (b)所示；
4. 将两个硅片进行室温等离子体活化键合，如图3 (c)所示。键合前硅片
经过RCA清洗，然后将待键合片表面用氮等离子体活化。氮等离子体 的条件是气压15mbar，等离子体功率为IOOW，活化时间30S。噪声 水中清洗并甩干后，将两基片在室温下键合；
5. 将键合片分别在20(TC退火2h， 35(TC退火lh以加强键合强度；
6. 将键合片先在KOH溶液选择刻蚀至P+硅层，然后用1: 3: 8的HF:
HN03: CH3COOH溶液去除P+硅层，如图3 (d)所示，最终获得含有 低介电常数绝缘埋层的SOI结构。
实施例3:低介电常数SiOF埋层的SOI结构的制备方法。 1.本实施例与实施例1完全相同，仅SiOF薄膜采用溶胶凝胶法制备，制备 的工艺参数和条件前驱溶液配制原料为正硅酸乙酯、水、浓盐酸、无水 乙醇和含F有机化合物，将前驱溶液旋涂于硅片上，旋涂速率2500rpm，
然后在40(TC退火制备得到SiOF薄膜(图4)。
实施例4:含多孔硅缺陷埋层的硅片的制备方法。
1. 含气泡缺陷层的硅片制备工艺在硅片中注入H+，注入剂量为6E16 cm-2， 注入能量为140keV，如图2 (b);
2. 含多孔硅缺陷埋层的硅片制备工艺采用P型、(100)晶向、电阻率为 0.01-0.02Q.cm的硅片，然后在1:1的HF/C2H5COOH溶液、无光照的条 件下阳极氧化，阳极氧化的电流密度为8mA/cm2。为稳定多孔硅结构在 400°C的氧气氛下预氧化1小时。外延硅前用HF稀溶液清除多孔硅表 面氧化层。外延时超高真空镀膜仪的真空度为10—9mbar，开始10nm硅 外延速率为0.02nm/S，后来为0.04nm/S，衬底温度为800°C，其余同实 施例1。依本实施例制备的含多孔硅缺陷埋层的绝缘层上半导体结构， 如图5所示。
权利要求
1.一种以低介电常数为绝缘埋层的绝缘层上半导体结构，其特征在于所述的绝缘层上半导体结构由三层组成顶层是半导体薄膜，中间是相对介电常数小于4.2的低介电常数绝缘埋层，底层是硅衬底。
2. 按权利要求1所述的以低介电常数为绝缘埋层的绝缘层上半导体结构，其特征在于顶层半导体薄膜为硅.锗硅或锗。
3. 按权利要求1所述的以低介电常数为绝缘埋层的绝缘层上半导体结构，其 特征在于相对介电常数小于4.2的低介电常数绝缘埋层为SiOF.多孔SiOCH薄膜或多孔金刚石薄膜。
4. 按权利要求1所述的以低介电常数为绝缘埋层的绝缘层上半导体结构，其 特征在于顶层半导体薄膜的厚度为50-2000nm;低介电常数绝缘埋层的厚度 为50-2000nm。
5. 制作如权利要求1所述的以低介电常数为绝缘埋层的绝缘层上半导体结构 的方法，其特征在于用下面两种方法中任一种方法制作方法一1) 在硅片上制备介电常数小于4.2的低介电常数薄膜；2) 在半导体层与硅衬底界面处引入缺陷层；3) 将含低介电常数薄膜的圆片与含半导体层的圆片键合；4) 键合片在缺陷层处剥离； 方法二1) 在硅片上制备介电常数小于4.2的低介电常数薄膜；2) 将含低介电常数薄膜的硅片与含半导体层的硅片键合；3) 键合片背面减薄至半导体层。
6. 按权利要求5所述的以低介电常数为绝缘埋层的绝缘层上半导体结构的制 作方法，其特征在于两种方法中所述的介电常数小于4.2的低介电常数薄膜 是采用化学气相沉积法或溶胶凝胶法制作的。
7. 按权利要求5所述的以低介电常数为绝缘埋层的绝缘层上半导体结构的制 作方法，其特征在于第一种方法中的缺陷层是利用离子注入产生的气泡层或 阳极阳化产生的多孔层。
8. 按权利要求7所述的以低介电常数为绝缘埋层的绝缘层上半导体结构的制 作方法，其特征在于离子注入产生气泡层时注入的离子为氢离子、氩离子或 氙离子。
9. 按权利要求8所述的以低介电常数为绝缘埋层的绝缘层上半导体结构的制 作方法，其特征在于氢离子注入时剂量lX1016—7X1016/cm2，能量范围为 50KeV—180KeV。
10. 按权利要求7所述的以低介电常数为绝缘埋层的绝缘层上半导体结构的 制作方法，其特征在于所述的阳极氧化产生的多孔层通过楔形插入法或水柱 喷射机械方法，将多孔层剥离。
11. 按权利要求5所述的以低介电常数为绝缘埋层的绝缘层上半导体结构的 制作方法，其特征在于第二种方法中减薄采用机械研磨抛光或化学腐蚀方 法。
12. 按权利要求11所述的以低介电常数为绝缘埋层的绝缘层上半导体结构的 制作方法，其特征在于所述的化学腐蚀方法是利用腐蚀液对腐蚀自停止层的 腐蚀选择比；腐蚀停止层为重硼掺杂单晶硅层或多孔硅层，腐蚀液为乙二胺 邻苯二酚、HF、 HN03、 CH3COOH和KOH中的一种或它们的混合物。
全文摘要
本发明提供一种以低介电常数材料为绝缘埋层的绝缘层上半导体结构及其制备方法，属于微电子学半导体材料及其制备工艺。本发明的特征在于此结构由三层构成顶层半导体层、中间为相对介电常数小于4.2的绝缘埋层和下层硅衬底。其制备特征在于利用化学气相沉积或溶胶凝胶法等方法在硅片上制备低介电常数薄膜，然后与含半导体层的硅片键合，采用智能剥离技术或背面减薄技术实现顶层半导体层的转移。采用低介电常数材料代替已有的绝缘层上硅(SOI)中的SiO₂埋层，使得绝缘埋层的电容减小，进而增大了高频下埋层的等效阻抗(1/2πfC)，因此，已有的SOI衬底材料相比，能够降低高频下通过衬底的信号串扰，更加适合低噪声SOI电路的需要。
文档编号H01L27/12GK101174640SQ200710170408
公开日2008年5月7日 申请日期2007年11月14日 优先权日2007年11月14日
发明者刘卫丽, 宋志棠, 林成鲁, 超 陈 申请人:中国科学院上海微系统与信息技术研究所;上海新傲科技有限公司