专利名称：双应力膜互补金属氧化物半导体晶体管的制造方法
技术领域：
本发明涉及半导体制造技术领域，特别涉及一种双应力膜互补金属
氧化物半导体晶体管(CMOS)的制造方法。
背景技术：
随着半导体制造技术的不断发展，金属氧化物半导体晶体管的尺寸 也曰益减小，但对其可靠性能和响应速率等物理性能有了更高的要求。
金属氧化物半导体晶体管中影响响应速率的重要因素是载流子迁 移率，在同样的驱动电压下，具有大的载流子迁移率的晶体管具有较快 的响应速率，人们总是通过各种方法来提高金属氧化物半导体晶体管的 载流子迁移率以获得更高的响应速率。目前，业界已经发展出"应变硅 技术"来改善导电沟道中的载流子的迁移率。
公开号为CN 1819121A的中国专利申请文件公开了一种制造应变 硅晶体管的方法，在其公开的方法中，通过在金属氧化物晶体管上沉积 氮化硅膜层，然后对所述的氮化硅膜层进行紫外光照射工艺，使该氮化 硅膜层成为高张应力的应力膜，以提高金属氧化硅半导体晶体管中载流 子的迁移率。
应力膜中的应力分为两种张应力和压应力。张应力应力膜能够提 高N型金属氧化物半导体晶体管(NMOS)中电子的迁移率；压应力应 力膜能够提高P型金属氧化物半导体晶体管(PMOS )中空穴的迁移率。 对于互补性金属氧化物半导体晶体管，为提高响应速率，需要在NMOS 和PMOS上分别形成不同应力的应力膜层。
现有的一种形成双应力膜互补金属氧化物半导体晶体管的制造工 艺如图1至图6所示。
如图1所示，提供具有NMOS晶体管102和PMOS晶体管104的 半导体衬底100。
如图2所示，在所述NMOS晶体管102和PMOS晶体管104上形 成张应力膜层106。如图3所示，通过光刻刻蚀去除所述PMOS晶体管104上的张应力 膜层，保留所述NMOS晶体管上的张应力膜层106a。
如图4所示，在所述张应力膜层106a和PMOS晶体管104上形成 压应力膜层108。
如图5所示，通过光刻在所述PMOS晶体管上方形成光刻胶层107, 并刻蚀去除所述张应力膜层106a上的压力膜层，在所述PMOS晶体管 上的形成压应力膜108a;
接着，如图6所示，去除所述光刻胶层107。
然而，由于在沉积压应力膜层108时，会在与张应力膜层106a连 接处形成如图4所示的凸起109，从而导致在形成压力应膜层108a后， 在压应力膜层108a和张应力膜层106a的接合处具有如图6所示的凸起 109，该凸起109会影响后续的工艺，并导致形成的互补金属氧化物半 导体晶体管的稳定性能下降。
发明内容
本发明提供一种双应力膜互补金属氧化物半导体晶体管的制造方 法，本发明的方法在张应力膜和压应力膜层的接合处不会产生凸起的缺 陷。
本发明提供的一种双应力膜互补金属氧化物半导体晶体管的制造 方法，包括
提供具有第一晶体管和第二晶体管的半导体衬底，其中第一晶体管 为NMOS晶体管或PMOS晶体管；第二晶体管对应为PMOS晶体管或 NMOS晶体管；
在第 一 晶体管上形成用于提高第 一晶体管载流子迁移率的第 一应 力膜；
在第一应力膜和第二晶体管上形成用于提高第二晶体管载流子迁 移率的第二应力膜，所述第二应力膜的厚度至少等于所述第一晶体管的 栅极介质层、栅极与第一应力膜的厚度之和；
平坦化所述第二应力膜，使所述第 一 晶体管4册极上的第 一应力膜的表面净皮露出；
在所述第一应力膜被露出的表面上和第二晶体管栅极上方的第二 应力膜上形成光刻胶图案，其中，所述第二晶体管斥册极上方的第二应力
膜上的光刻胶图案的线宽大于该第二晶体管的栅极的线宽；
刻蚀未被所述光刻胶图案覆盖的第二应力膜，直至去除所述第 一应 力膜上的第二应力膜；
其中，若所述第一晶体管为NMOS晶体管，则第一应力膜为掺杂 应力膜；若第二晶体管为NMOS晶体管，则第二应力膜为掺杂应力膜。
可选的，形成第一应力膜的步骤如下
通过沉积工艺在所述第一晶体管和第二晶体管上形成第一应力膜； 在所述第一晶体管上的第一应力膜上形成光刻胶图案； 刻蚀去除未被所述光刻胶图案覆盖的第 一应力膜； 去除所述光刻胶图案；
其中，若所述第一晶体管为NMOS晶体管，则形成第一应力膜的 工艺为沉积和原位掺杂工艺。
可选的，所述原位掺杂掺入的杂质为锗或碳。
可选的，进一步包括对所述第一应力膜的执行紫外光照射工艺或 热退火工艺。
可选的，所述第一应力膜为氮化硅。
可选的，若第二晶体管为NMOS晶体管，则形成第二应力膜的工 艺为沉积和原位掺杂工艺。
可选的，平坦化所述第二应力膜的工艺为化学机械研磨，其中，所 述第一晶体管的栅极上方的第一应力膜为研磨停止层。
可选的，平坦化所述第二应力膜的步骤如下 对所述第二应力膜执行化学机械研磨工艺；
完成所述化学机械研磨后，刻蚀所述第二应力膜，直至去除所述第 一晶体管4册极上方的第二应力膜。
6可选的，所述第二应力膜为氮化硅。 可选的，所述刻蚀为干法刻蚀。
可选的，用第 一应力膜作为刻蚀停止层4全测所述干法刻蚀的刻蚀终 点或用刻蚀时间控制所述干法刻蚀的刻蚀终点。
可选的，进一步包括去除所述光刻胶图案。
与现有技术相比，本发明的其中一个技术方案具有如下优点
通过在第一晶体管上形成第一应力膜后，接着形成厚度大于第一应 力膜和第二晶体管栅极的第二应力膜，并对所述第二应力膜进行平坦 化，然后对该第二应力膜进行选择性刻蚀，使得在第二晶体管上剩余的 第二应力膜与第一应力膜具有较好的结合处，不会产生凸起的缺陷，从 而不会对后续的工艺(例如互连工艺)产生影响，并能够增大后续工艺 的工艺窗口，提高制造工艺的稳定性；此外，也可以提高形成的器件的 稳定性。
图1至图6为现有的一种双应力膜互补金属氧化物半导体晶体管的 制造工艺的各步骤相应的结构剖面示意图7为本发明的双应力膜互补金属氧化物半导体晶体管的制造工艺 的第一实施例的流程图8为本发明的第一实施例中具有NMOS和PMOS晶体管的半导 体衬底的剖面结构示意图9为在图8所示的NMOS和PMOS晶体管上形成第一应力膜的 剖面结构示意图10为在图9所示的NMOS晶体管上方的第一应力膜上形成光刻 胶图案的剖面结构示意图11为在NMOS晶体管上方形成第一应力膜的剖面结构示意图12为在图ll所示的第一应力膜和PMOS晶体管上形成第二应力 膜的示意图；图13为对图12所示的第二应力膜平坦化后的剖面结构示意图14为在如图13所示的第一应力膜和第二应力膜上形成光刻胶图 案的剖面示意图15为对图14所示的第二应力膜进行刻蚀后的剖面结构示意图16为本发明的双应力膜互补金属氧化物半导体晶体管的制造方 法的第二实施例的流程图。
具体实施例方式
下面结合附图对本发明的具体实施方式
做详细的说明。
在MOS晶体管上覆盖应力膜可提高导电沟道中载流子的迁移率， 从而可提高MOS器件的响应速率。在CMOS中的NMOS晶体管覆盖 张应力膜，在PMOS晶体管上覆盖压应力膜，可分别提高NMOS和 PMOS晶体管中的电子和空穴的载流子迁移率。
本发明的实施例中，提供一种双应力膜互补金属氧化物半导体晶体 管的制造方法；
首先在第一晶体管上形成用于提高第一晶体管载流子迁移率的第 一应力膜，然后在该第一应力膜和第二晶体管上形成用于提高第二晶体 管载流子迁移率的第二应力膜，所述第二应力膜的厚度至少等于第一晶 体管栅极介质层、栅极与第一应力膜的厚度之和；
接着，平坦化所述第二应力膜，使所述第一晶体管栅极上的第一应 力膜表面被露出，以使所述第二应力膜和第一晶体管栅极上的第一应力 膜大致在一个平面内；
用光刻胶图案保护第 一应力膜表面被露出的和第二晶体管栅极上 的第二应力膜(其中，其中所述第二晶体管的栅极上的第二应力膜上的 光刻胶图案的线宽大于所述第二晶体管的栅极的线宽)；
刻蚀未被所述光刻胶图案覆盖的第二应力膜，直至所述第 一应力膜 上的第二应力膜被去除为止；
去除所述光刻胶图案，从而在第二晶体管上保留第二应力膜；
本实施例的方法能够使所述第一晶体管上的第一应力膜和第二晶
8体管上剩余的第二应力膜的接合处表面较为平坦，没有凸起的缺陷。
图7为本发明.的双应力膜互补金属氧化物半导体晶体管的制造工艺 的第一实施例的流程图。
在该述第一实施例中，所述第一晶体管为NMOS晶体管，第二晶 体管为PMOS晶体管。
如图7所示，步骤S100，提供具有NMOS晶体管和PMOS晶体管 的半导体衬底。
图8为本发明的第一实施例中具有NMOS和PMOS晶体管的半导 体衬底的剖面结构示意图。
如图8所示，提供半导体衬底IO，所述半导体衬底IO可以是单晶 硅、多晶硅、非晶硅中的一种，所述半导体衬底IO也可以是硅锗化合 物，还可以具有绝缘层上硅结构或硅上外延层结构。
在所述半导体衬底10中具有隔离结构12,所述隔离结构12可以是 浅沟槽隔离(Shallow Trench Isolation, STI),也可以是局部氧化(Local Oxidation of Silicon, LOCOS)隔离结构。所述隔离结构12之间为有源 区(Active Area )。
在所述有源区区域具有NMOS晶体管13和PMOS晶体管23。其 中，所述NMOS晶体管13具有源极14a和漏极14b、栅-极介质层16、 才册极18及栅极侧壁层20。
所述源极14a和漏极14b位于所述半导体衬底10中，通过掺杂工 艺形成。
所述栅极介质层16位于所述源极14a和漏极14b之间的半导体衬 底10上，该栅极介质层16可以氧化硅或氮氧化硅或其它介质材料。
所述栅极18位于所述栅极介质层16上，栅极18可以是多晶珪或 多晶硅与金属硅化物的堆叠结构。
所述栅极侧壁层20位于栅极18侧壁，其可以是氧化硅、氮化硅或 氧化硅与氮化硅的层叠结构，或者氧化硅-氮化硅-氧化硅(ONO )结构。
所述PMOS晶体管23具有源极25a和漏极25b、栅极介质层22、才册才及24及4册极侧壁层26。
所述源极25a和漏极25b位于所述半导体衬底10中，通过掺杂工 艺形成。
所述棚-极介质层22位于所述源极25a和漏才及25b之间的半导体衬 底10上，该4册极介质层22可以氧化硅或氮氧化硅或其它介质材料。
所述栅极24位于所述栅极介质层22上，栅极24可以是多晶硅或 多晶硅与金属硅化物的堆叠结构。
所述栅极侧壁层26位于栅极24侧壁，其可以是氧化珪、氮化硅或 氧化硅与氮化硅的层叠结构，或者氧化硅-氮化硅-氧化硅(ONO )结构。
步骤S110,在所述NMOS晶体管上形成掺杂的第一应力膜。
图9为在图8所示的NMOS和PMOS晶体管上形成第一应力膜的 剖面结构示意图。
如图9所示，通过沉积和原位掺杂在所述NMOS晶体管和PMOS 晶体管上形成掺杂的第一应力膜28。
在其中的一个实施例中，所述第一应力膜28为张应力的掺杂的氮 化硅膜，掺入的杂质可以是锗或碳。
形成掺杂的氮化硅膜的方法可以是化学气相沉积，在沉积的同时进 行原位掺杂，掺入杂质锗或碳。
在氮化硅膜中掺入锗或碳杂质可以增加膜层的张应力，与没有掺杂 的氮化硅膜相比，掺杂的氮化硅膜的张应力大约增加l.O至1.2GPa,甚 至更大。
此外，在氮化硅膜中掺入杂质，可改变其刻蚀速率或研磨速率，可 作为后续研磨的研磨停止层或刻蚀的刻蚀停止层。
在其它的实施例中，可进一步对掺杂的第一应力膜执行紫外线照射 工艺或热退火工艺，以进一步提高第一应力膜的张应力。
在其它的实施例中，所述第一应力膜28可以多层应力膜(包括张 应力和压应力)的堆叠层，多层应力膜的堆叠后产生的应力表现为张应 力。图10为在图9所示的NMOS晶体管上的第一应力膜上形成光刻胶 图案的剖面结构示意图。
在所述第一应力膜28上旋涂光刻胶层，通过曝光显影形成如图10 所示的光刻胶图案30，所述光刻胶图案30位于NMOS晶体管13上的 第一应力膜28上。
图11为在NMOS晶体管上形成第一应力膜的剖面结构示意图。
以所述光刻胶图案30作为刻蚀阻挡层，刻蚀未被所述光刻胶图案 30覆盖的第一应力膜28,去除位于所述PMOS晶体管23上的第一应力膜。
接着，通过氧气等离子体灰化和湿法清洗去除所述光刻胶图案30 后，在所述NMOS晶体管13上保留的第一应力膜为28a,如图11所示。
具有张应力的第一应力膜28a形成于所述NMOS晶体管13上，可 提高该NMOS晶体管13的导电沟道中载流子的迁移率，提高NMOS 晶体管的响应速率。
在其它的实施例中，所述第一应力膜28a也可以不完全覆盖所述 NMOS晶体管，这里不再赘述。
步骤S120,在所述第一应力膜和PMOS晶体管上形成第二应力膜， 所述第二应力膜的厚度至少等于所述NMOS晶体管的栅极介质层、栅 极与第一应力膜的厚度之和。
图12为在图ll所示的第一应力膜和PMOS晶体管上形成第二应力 膜的示意图。
如图12所示，在所述第一应力膜28a和PMOS晶体管23上形成第 二应力膜32。其中，所述第二应力膜32的厚度至少要等于所述NMOS 晶体管13的栅极介质层16、栅极18和第一应力膜28a的厚度之和。
在其中的一个实施例中，所述第二应力膜32为氮化硅，形成所述 氮化硅膜的方法为等离子体增强化学气相沉积，沉积的温度为200至 300°C。
通过改变形成氮化硅膜的气体的流量以及射频源的功率，可改变形
ii成的氮化硅中氢气的含量，形成具有压应力的氮化硅膜。压应力氮化硅
膜可提高PMOS中空穴的载流子的迁移率。
步骤S130,平坦化所述第二应力膜，使所述NMOS晶体管栅极上 方的第一应力膜的表面被露出。
图13为对图12所示的第二应力膜平坦化后的剖面结构示意图。
由于是在不平坦度的表面沉积第二应力膜32，导致在沉积第二应力 膜32之后表面也不平坦，需要通过平坦化工艺进行平坦，去除部分第 二应力膜32,并能够使NMOS晶体管13的栅极18上的第一应力膜28a 表面净皮露出。
在其中的 一个实施例中，通过化学机械研磨平坦化所述第二应力膜 32,由于第一应力膜28a具有和第二应力膜32不同的研磨速率，因而 可以以第一应力膜28a作为研磨停止层，在研磨到NMOS晶体管13的 栅极18上的第一应力膜28a表面被露出时，研磨停止，如图13所示。
在另外的实施例中，所述平坦化工艺分为研磨和刻蚀两个步骤，其 中研磨为化学机械研磨。其步骤如下
首先对所述第二应力膜32执行化学机械研磨工艺，使所述第二应 力膜32具有较为平坦的表面；
然后对所述第二应力膜32执行刻蚀工艺，由于掺杂的第一应力膜 28a具有与第二应力膜32不同的刻蚀速率，可以以第一应力膜28a作为 刻蚀停止层，在所述NMOS晶体管13的栅极18上的第一应力膜28a 的表面被露出时，刻蚀停止。
步骤S140，在所述第一应力膜被露出的表面上和PMOS晶体管栅 极上方的第二应力膜上形成光刻胶图案，其中，所述PMOS晶体管栅极 上方的第二应力膜上的光刻胶图案的线宽大于所述PMOS晶体管的栅 极的线宽。
图14为在如图13所示的第一应力膜和第二应力膜上形成光刻胶图 案的剖面示意图。
在所述第一应力膜28a和第二应力膜32上旋涂光刻胶，并通过曝光显影形成光刻胶图案34a和34b，如图14所示，其中，所述光刻胶图 案34a位于所述第一应力膜28a上，并覆盖所述第一应力膜28a;所述 光刻胶图案34b位于所述PMOS晶体管的栅极24上方的第二应力膜上， 且所述光刻胶图案34b的线宽大于所述栅极24的线宽。
步骤S150,刻蚀未被所述光刻胶图案覆盖的第二应力膜，直至去 除所述第一应力膜上的第二应力膜。
如图15所示，以所述光刻胶图案34a和34b作为刻蚀阻挡层，刻 蚀未被所述光刻胶图案34a和34b覆盖的第二应力膜32,刻蚀停止于所 述第一应力膜28a上的第二应力膜32被去除，在所述PMOS晶体管23 上形成第二应力膜32a。
由于掺杂的第一应力膜28a具有和第二应力膜32不同的刻蚀速率， 因而可作为刻蚀第二应力膜32的刻蚀停止层。
刻蚀所述第二应力膜32的方法为干法刻蚀，刻蚀气体可以是含氟 的气体。在其中的一个实施例中，刻蚀气体为CF4和CHF3，并纟参入惰 性气体Ar,其中，CF4的流量为10sccm至500sccm, Cffi^的流量为10 至500sccm， Ar的流量为10sccm至500sccm;刻蚀气体的压力为10mTorr 至200mTorr,射频源功率为50W至500W。
在其它的实施例中，也可以用刻蚀时间控制刻蚀的终点。 完成刻蚀后，去除所述光刻胶图案34a和34b,即形成有双应力膜 的互补金属氧化物半导体晶体管。
若所述第一应力膜28a没有完全覆盖所述NMOS晶体管13,则所 述第一应力膜28a和第二应力膜32a的交界面会位于所述隔离结构12 区域以外的区域，图15示出的是第一应力膜28a和第二应力膜32a的 交界面位于隔离结构12区域上方的情形。
在NMOS晶体管上形成第一应力膜后，接着形成厚度大于第一应 力膜和NMOS晶体管的栅极的第二应力膜，并对第二应力膜进行平坦 化，接着对第二应力膜进行选择性刻蚀，使得在PMOS晶体管上剩余的 第二应力膜与第一应力膜具有较好的结合处，不会产生凸起的缺陷，从而不会对后续的工艺(例如互连工艺)产生影响，并能够增大后续工艺
的工艺窗口，提高制造工艺的稳定性；此外，也可以提高形成的器件的
稳定性。
图16为本发明的双应力膜互补金属氧化物半导体晶体管的制造方
法的第二实施例的流程图。在该第二实施例中，所述第一晶体管为
PMOS晶体管，第二晶体管为NMOS晶体管。 如图16所示,
步骤S200,提供具有NMOS晶体管和PMOS晶体管的半导体衬底。
所述NMOS晶体管具有栅极、源极和漏极，所述PMOS晶体管具 有栅极、源极和漏极。
步骤S210,在所述PMOS晶体管上形成第一应力膜。
其形成的步骤如下，首先在PMOS晶体管和NMOS晶体管上沉积 第一应力膜，然后用光刻胶图案保护所述PMOS晶体管上的第一应力 膜，通过刻蚀去除所述NMOS晶体管上的第一应力膜。
沉积所述第一应力膜的方法为等离子体增强化学气相沉积，沉积的 温度为200至300。C。
所述第一应力膜为氮化硅。通过改变形成氮化硅膜的气体的流量以 及射频源的功率，可改变形成的氮化硅中氢气的含量，形成具有压应力 的氮化硅膜。
压应力氮化硅膜可提高PMOS中空穴的载流子的迁移率。
步骤S220,在所述第一应力膜和NMOS晶体管上形成掺杂的第二 应力膜，所述第二应力膜的厚度至少等于所述PMOS晶体管的栅极介质 层、栅极与第一应力膜的厚度之和。
所述掺杂的第二应力膜中的杂质为锗或碳。所述第二应力膜为氮化 硅，在氮化硅膜中掺入锗或碳可提高该膜层的张应力。
步骤S230,平坦化所述第二应力膜，使所述PMOS晶体管栅极上 的第一应力膜的表面被露出。
在其中的一个实施例中，平坦化所述第二应力膜的工艺为化学机械研磨，其中，所述PMOS晶体管的栅极上方的第 一应力膜为研磨停止层。
在另外的实施例中，平坦化所述第二应力膜的步骤如下
首先对所述第二应力膜执行化学机械研磨工艺，使所述第二应力膜 具有较为平坦的表面；
然后对所述第二应力膜执行刻蚀工艺，刻蚀所述第二应力膜，至所 述PMOS晶体管栅极上方的第一应力膜表面被露出为止，即所述第一应 力膜为刻蚀停止层。
步骤S240,在所述第一应力膜被露出的表面上和NMOS晶体管栅 极上方的第二应力膜上形成光刻胶图案，其中，所述NMOS晶体管栅 极上方的第二应力膜上的光刻胶图案的线宽大于所述NMOS晶体管的 栅极的线宽。
步骤S250，刻蚀未被所述光刻胶图案覆盖的第二应力膜层，直至 去除所述第一应力膜层上的第二应力膜。
所述刻蚀为干法刻蚀。
完成刻蚀后，在所述NMOS晶体管上剩余有一定厚度的第二应力膜。
进一步的，去除所述光刻胶图案。
在PMOS晶体管上形成第一应力膜后，接着形成厚度大于第一应力 膜和PMOS晶体管的栅极的第二应力膜，并对第二应力膜进行平坦化， 接着对第二应力膜进行选择性刻蚀，使得在NMOS晶体管上剩余的第 二应力膜与第一应力膜具有较好的结合处，不会产生凸起的缺陷，从而 不会对后续的工艺(例如互连工艺)产生影响，并能够增加后续工艺的 工艺窗口，提高制造工艺的稳定性；此外，也可以提高形成的器件的稳 定性。
本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明， 任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能 的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的 范围为准。
权利要求
1、一种双应力膜互补金属氧化物半导体晶体管的制造方法，其特征在于，包括提供具有第一晶体管和第二晶体管的半导体衬底，其中第一晶体管为NMOS晶体管或PMOS晶体管；第二晶体管对应为PMOS晶体管或NMOS晶体管；在第一晶体管上形成用于提高第一晶体管载流子迁移率的第一应力膜；在第一应力膜和第二晶体管上形成用于提高第二晶体管载流子迁移率的第二应力膜，所述第二应力膜的厚度至少等于所述第一晶体管的栅极介质层、栅极与第一应力膜的厚度之和；平坦化所述第二应力膜，使所述第一晶体管栅极上的第一应力膜的表面被露出；在所述第一应力膜被露出的表面上和第二晶体管栅极上方的第二应力膜上形成光刻胶图案，其中，所述第二晶体管栅极上方的第二应力膜上的光刻胶图案的线宽大于该第二晶体管的栅极的线宽；刻蚀未被所述光刻胶图案覆盖的第二应力膜，直至去除所述第一应力膜上的第二应力膜；其中，若所述第一晶体管为NMOS晶体管，则第一应力膜为掺杂应力膜；若第二晶体管为NMOS晶体管，则第二应力膜为掺杂应力膜。
2、 如权利要求1所述的双应力膜互补金属氧化物半导体晶体管的 制造方法，其特征在于，形成第一应力膜的步骤如下通过沉积工艺在所述第一晶体管和第二晶体管上形成第一应力膜；在所述第 一 晶体管上的第 一应力膜上形成光刻胶图案；刻蚀去除未被所述光刻胶图案覆盖的第 一应力膜；去除所述光刻胶图案；其中，若所述第一晶体管为NMOS晶体管，则形成第一应力膜的 工艺为沉积和原位#^杂工艺。
3、 如权利要求2所述的双应力膜互补金属氧化物半导体晶体管的 制造方法，其特征在于所述原位掺杂掺入的杂质为锗或碳。
4、 如权利要求3所述的双应力膜互补金属氧化物半导体晶体管的 制造方法，其特征在于，进一步包括对所述第一应力膜的执行紫外光 照射工艺或热退火工艺。
5、 如权利要求1至4任一权利要求所述的双应力膜互补金属氧化 物半导体晶体管的制造方法，其特征在于所述第一应力膜为氮化^^。
6、 如权利要求1所述的双应力膜互补金属氧化物半导体晶体管管 的制造方法，其特征在于若第二晶体管为NMOS晶体管，则形成第 二应力膜的工艺为沉积和原位#^杂工艺。
7、 如权利要求1所述的双应力膜互补金属氧化物半导体晶体管的 制造方法，其特征在于平坦化所述第二应力膜的工艺为化学机械研磨， 其中，所述第 一晶体管的栅极上方的第 一应力膜为研磨停止层。
8、 如权利要求1所述的双应力膜互补金属氧化物半导体晶体管的 制造方法，其特征在于，平坦化所述第二应力膜的步骤如下对所述第二应力膜执行化学机械研磨工艺；完成所述化学机械研磨后，刻蚀所述第二应力膜，直至去除所述第 一晶体管栅极上方的第二应力膜。
9、 如权利要求1所述的双应力膜互补金属氧化物半导体晶体管的 制造方法，其特征在于所述第二应力膜为氮化硅。
10、 如权利要求1至4任一权利要求所述的双应力膜互补金属氧化 物半导体晶体管的制造方法，其特征在于所述刻蚀为干法刻蚀。
11、 如权利要求10所述的双应力膜互补金属氧化物半导体晶体管 的制造方法，其特征在于用第一应力膜作为刻蚀停止层4企测所述干法 刻蚀的刻蚀终点或用刻蚀时间控制所述干法刻蚀的刻蚀终点。
12、 如权利要求1至4任一权利要求所述的双应力膜互补金属氧化 物半导体晶体管的制造方法，其特征在于，进一步包括去除所述光刻胶图案。
全文摘要
一种双应力膜CMOS的制造方法，包括提供具有第一和第二晶体管的半导体衬底；在第一晶体管上形成掺杂的第一应力膜；在该第一应力膜和第二晶体管上形成第二应力膜，该第二应力膜厚度至少等于第一晶体管栅极介质层、栅极与第一应力膜厚度之和；平坦化所述第二应力膜，使第一应力膜表面被露出；在第一应力膜被露出的表面上和第二晶体管栅极上方的第二应力膜上形成光刻胶图案，第二晶体管栅极上方的第二应力膜上的光刻胶图案的线宽大于第二晶体管栅极的线宽；刻蚀未被光刻胶图案覆盖的第二应力膜，至所述第一应力膜上的第二应力膜被去除为止。本发明在张应力膜和压应力膜层的接合处不会产生凸起的缺陷。
文档编号H01L21/8238GK101447457SQ20071017166
公开日2009年6月3日 申请日期2007年11月27日 优先权日2007年11月27日
发明者张海洋 申请人:中芯国际集成电路制造(上海)有限公司