专利名称：全耗尽Air_A1N_SOI MOSFETs器件结构及其制备方法
技术领域：
本发明属于微电子学与固体电子学技术领域，涉及一种集成电路的基本 单元MOSFET，具体涉及一种全耗尽FD Air_AlN_SOI MOSFETs器件结构， 本发明还涉及该器件结构的制备方法。
背景技术：
SOI器件由于具有寄生电容小、易形成浅结、可以避免闩锁效应、良好 的电学特性等优点，成为深亚微米工艺中极具潜力的一种技术。但是由于 SOI器件的埋层使用的是热导率很低的Si02，所以电路工作时在SOI器件沟
道区产生的热量很难顺利耗散出去，从而引起热量在沟道区积聚，导致漏端 电流减小，阈值电压漂移等一系列问题。解决这一问题最有效的方法是把用
做SOI器件绝缘层的Si02用高热导的材料替代，如A1N， A1203， Si3N4等热 导率高的材料。但是，通常现有相关报道的高热导材料均具有高的介电常数, 随着器件的特征尺寸不断縮小，器件的源端和漏端电势对沟道区电势分布的 影响越来越大，漏端与源端通过沟道区和BOX层的耦合所产生的DIBL (Drain Induced Barrier Lowering)和DIVSB(Drain induced Virtual Substrate Bias )效应使器件的关态电流升高并且使阈值电压随漏端电压变化而变化， 形成严重的短沟道效应，尤其对于高介电常数的材料，更使上述两种效应造 成的影响加剧，导致电路的静态功耗增大。
发明内容
本发明的目的是提供一种全耗尽Air—AIN—SOI MOSFETs器件结构，不
仅解决了现有SOI器件自加热效应问题，还解决了随特征尺寸的减小和高K 材料的引入而导致的器件关态电流升高和阈值电压随漏端电压变化产生漂 移的问题。
本发明的另一 目的是提供上述MOSFETs器件结构的制备方法。 本发明所采用的技术方案是， 一种全耗尽Ah^AlhLS01 MOSFETs器件结 构，包括栅极、栅极两边设置的Si3N4侧墙，栅极和Si3N4侧墙的下面设置有 栅氧化层，栅氧化层的正下方设置有沟道区，沟道区的两边分别设置有源区 和漏区，源区、漏区与沟道区接触的内侧设置有扩展区，沟道区、源区和漏 区的下方依次为绝缘层和硅衬底，其中的绝缘层由空洞层和空洞层两侧设置 的A1N绝缘层组成，空洞层设置于沟道区的正下方。
本发明所采用的另一技术方案是，上述MOSFETs器件结构的制备方法， 按以下步骤进行
步骤1、在硅基片上热氧化生长一层Si02并淀积一层Si3N4，使用栅掩 膜板对Si片进行光刻，并在保留部分上端湿氧氧化生成一层SiCb做为下部 掩蔽层；
步骤2、把上步完成的硅片清洗后置入离子束增强系统的靶室中，用电 子枪以0.05 0.5nm/s的速度蒸发高纯铝，同时以束流5mA、能量20KeV的 氮离子轰击硅片，在高真空条件下淀积A1N层于未掩蔽区，淀积时保持衬底 温度为700'C，之后清洗研磨硅片使其表面平整；
步骤3、使用标准smartj:ut工艺在上步实现的硅片上形成一层源、漏及 沟道区需要的硅膜层；
步骤4、使用由多个等间距的相同形状构成的掩膜对栅下硅区进行各向 异性反应离子刻蚀，形成刻蚀槽； 步骤5、把上步实现的硅片在温度为1000。C 120(TC，压强为380 420Pa 的H2气氛中退火，时间为2 4min，硅迁移后重新结合形成硅中空洞；
步骤6、把上步完成的结构再使用普通的CMOS工艺完成上部分的结构， 即完成整个制备过程。
本发明的有益效果是，同时解决了 SOI器件中的自加热效应和SOAN 器件中的泄漏电流增大和阈值电压漂移问题。该器件源漏下面的绝缘层采用 高热导率的A1N材料来解决自加热效应问题，而沟道下方则采用低K的Air 空洞层减小小尺寸器件中BOX层的电势耦合来解决由DIBL效库和DIVSB 效应引起的关态电流和阈值电压漂移的问题。器件工作时内部晶格温度要比 普通SOI结构小得多，驱动电流可与SOAN结构相比拟，比普通SOI结构 大，解决了 SOI器件的自加热效应问题；泄漏电流比普通SOI结构和SOAN 结构的小两个数量级；阈值电压随漏端电压升高的漂移量比普通SOI结构和 SOAN结构的都要小得多，有效地抑制了短沟道效应，为小尺寸SOI器件在 高温应用领域提供新途径。
图l是本发明的结构示意图2a为本发明的制备流程步骤l的原理示意图，图2b为本发明的制备流 程步骤2的原理示意图，图2c为本发明的制备流程步骤3的原理示意图，图2d 为本发明的制备流程步骤4的原理示意图，图2e为本发明的制备流程步骤5的 原理示意图3为本发明结构、SOAN与SOI结构的器件工作时内部晶格温度分布情
况；
图4为本发明结构、SOAN与SOI结构对应的IcLVd特性曲线，即器件的开
态电流随漏电压Vd变化曲线；
图5为本发明结构、SOAN与SOI结构对应的Id一Vd特性曲线，即器件的 关态电流随漏电压Vd变化曲线。
图中，1、栅极，2、 Si3N4侧墙，3、栅氧化层，4、源区，5、漏区，6、 扩展区，7、沟道区，8、空洞层，9、 A1N绝缘层，10、 Si衬底。
具体实施例方式
下面结合附图和具体实施方式
对本发明进行详细说明。
如图1所示，为本发明的结构示意图，栅极l的两边设置有SbN4侧墙2， 栅极l和Si3N4侧墙2的下面为栅氧化层3，栅氧化层的下面一层的一边为源区 4，栅氧化层的下面一层的另一边为漏区5，源、漏区的内侧都设置有扩展区 6，栅氧化层的正下方为沟道区7。沟道区的下面为空洞层8，空洞层8的两侧 为绝缘A1N材料9，空洞层8和A1N绝缘层9的下面为一层硅衬底10。
本发明的Air一AlN一SOI MOSFETs器件结构，其制备可以按照以下步骤实
施
步骤1、在准备好的普通硅基片上热氧化生长一层Si()2并淀积一层Si3N4， 使用栅掩膜板对Si片进行光刻，并在保留部分上端湿氧氧化生成一层厚Si02 作为下部掩蔽层，形成结构如图2a。
步骤2、把步骤l实现硅片清洗后置入离子束增强系统的靶室中，用电 子枪以0.05 0.5nm/s的速度蒸发高纯铝，同时以束流5mA、能量20KeV的 氮离子轰击硅片，在高真空条件下淀积A1N层于未掩蔽区，淀积时保持衬底 温度为70(TC。之后清洗研磨硅片至一定厚度并使其表面平整，如图2b。
步骤3、使用标准smart_CUt工艺在前面实现的硅片上形成一层厚度合适 的硅膜层，如图2c。 步骤4、使用图2d左边所示掩膜对器件栅下硅区进行各向异性RIE (ReactiveIonEtch)，形成图2d右所示结构，掩膜图形的形状和大小以及间 距由所需形成的器件沟道区顶层硅膜厚度决定。
步骤5、在温度为1000'C 1200。C，压强为380 420Pa的H2气氛中退火， 时间为2 4min,硅迁移后重新结合形成硅中空洞，如图2e所示。
步骤6、形成上述结构后再使用普通的CMOS工艺即可以形成所需要的 器件结构。
本发明的结构既可以解决普通SOI器件中的自加热效应，同时还可以解 决SOAN器件中的泄漏电流增大和阈值电压漂移问题。为了体现本发明提出 的新器件结构的优越性，分别与现有的普通SOI结构和SOAN结构的晶格温 度分布情况、电学特性作以对比。
图3所示为本发明结构、SOAN结构与SOI结构的器件在漏电压Vd为 1.5V,栅端电压为1.5￥情况下器件内部晶格温度分布情况。横坐标为沿沟道 方向从源端到漏端，纵坐标为在设定横坐标X处的晶格温度值，模拟时设定 的环境温度为室温G00K)。从图中可以看出，在开态工作时三种器件的最 大晶格温度均较环境温度有所上升，其中SOI结构为381K， AlhLSOI结构为 304K, Air—A1N—SOI结构为303K，并且最大值的位置位于X为0.05um 0.1um 处，从前述器件结构可知，此为栅侧墙覆盖区域，从而可知开态工作时热量 的产生和积聚主要集中在漏端沟道势垒处。另外据图可知，普通SOI结构器 件在开态工作时遭受严重的自加热效应，在整个有源区晶格温度较环境温度 升高均大于75K,可能造成器件工作时跨导^n畸变，驱动电流降低等一系列 不良后果；而SOAN结构和AhiAlN一SOI结构却可以很好的抑制开态工作时 晶格温度升高在整个有源区两种结构的晶格温度升高均小于4K，也即在开
态工作时漏端势垒区产生的热量可以很顺利的通过埋层高热导A1N材料传导 出去，抑制自加热效应。
图4所示为三种结构在Vgs-V产lV时漏电压Vd从0V上升到1.5V对应 的lduVd特性曲线，即器件的开态电流随漏电压Vd变化曲线。从图中可以 看出，在Vd为1.5V时，Air一AlN一SOI结构的驱动电流为200uA/um， SOAN 结构的驱动电流为199 uA/um，而SOI结构的驱动电流为178 uA/um,也就 是说Air_AlN_SOI结构器件在室温环境下其驱动能力较普通SOI器件提高了 12.4%，而SOAN器件的驱动能力与Air一AlN一SOI器件接近，比普通SOI器 件提高了 12.3%。说明使用高热导A1N材料做为热泄放通道后器件的驱动能 力较普通的SOI结构有较大提高，解决了器件的自加热效应。Air_AlN—SOI 结构器件与SOAN器件在驱动能力上相当，其主要原因在于开态工作时热量 的产生和积聚主要集中在漏端沟道势垒处，因此源漏下方的AIN是最有效的 热量泄放通道，从而使得Air_AlN_SOI结构器件与SOAN器件一样能够完 美解决自加热效应引起的驱动能力下降问题。
图5为三种结构在rg=0V漏电压Vd从0V上升到1.5V所对应的Id—Vd 特性曲线，也即是器件的关态电流随漏电压Vd变化曲线。从图中可以看出， 在漏端电压K为1.2V时SOAN结构的漏电流为1.8e-10A/um，而普通SOI 结构的漏电流为2.7e-ll A/um， SOAN结构漏电流为普通SOI结构器件漏电 流的6.7倍！这个增大的漏电流会使器件在工作时静态功耗增大，而SOI器 件一个显著的优点就是它的低压低功耗环境工作应用特性，关态时泄漏电流 的增大就会限制其工作条件，并且使其通过解决自加热效应得到的性能提升 恶化，使其电流开关比/。 //^降低。其原因是引入高热导的AIN材料后由于. AIN材料具有较高的介电常数，从而BOX层会通过漏端与沟道内部的电势
耦合引起其关态漏电流增大。图5中同时给出了本发明器件结构的关态漏电 流情况。从图中可以看出，在相同的漏端电压Fd下，关态电流/。ff降低到 3.2e-13A/um,比普通SOI结构的关态电流还低两个数量级，说明沟道下方 .低K的Air大大减小了 BOX层通过漏端与沟道内部的电势耦合，从而解决 了引入高热导率材料AlN后引起的I。ff增大的问题。
权利要求
1、一种全耗尽Air_AlN_SOI MOSFETs器件结构，包括栅极(1)、栅极(1)两边设置的Si3N4侧墙(2)，栅极(1)和Si3N4侧墙(2)的下面设置有栅氧化层(3)，栅氧化层(3)的正下方设置有沟道区(7)，沟道区(7)的两边分别设置有源区(4)和漏区(5)，源区(4)、漏区(5)与沟道区(7)接触的内侧设置有扩展区(6)，沟道区(7)、源区(4)和漏区(5)的下方依次为绝缘层和硅衬底(10)，其特征在于，所述的绝缘层由空洞层(8)和空洞层(8)两侧设置的AlN绝缘层(9)组成，所述的空洞层(8)设置于沟道区(7)的正下方。
2、 一种制备权利要求1所述MOSFETs器件的方法，其特征在于，该 方法按以下步骤进行，步骤l、在硅基片上热氧化生长一层Si02并淀积一层Si3N4，使用栅掩 膜板对Si片进行光刻，并在保留部分上端湿氧氧化生成一层Si02做为下部 掩蔽层s步骤2、把上步完成的硅片清洗后置入离子束增强系统的靶室中，用电 子枪以0.05 0.5nm/s的速度蒸发高纯铝，同时以束流5mA、能量20KeV的 氮离子轰击硅片，在高真空条件下淀积A1N层于未掩蔽区，淀积时保持衬底 温度为70(rC，之后清洗研磨硅片使其表面平整；步骤3、使用标准smart一cut工艺在上步实现的硅片上形成一层源、漏及 沟道区需要的硅膜层；步骤4、使用由多个等间距的相同形状构成的掩膜对栅下硅区进行各向 异性反应离子刻蚀，形成刻蚀槽；步骤5、把上步实现的硅片在温度为IOO(TC 1200°C ，压强为380 420Pa的H;j气氛中退火，时间为2 4min，硅迁移后重新结合形成硅中空洞；步骤6、把上步完成的结构再使用普通的CMOS工艺完成上部分的结构， 即完成整个制备过程。
全文摘要
本发明公开的一种全耗尽Air_AlN_SOI MOSFETs器件结构，包括栅极、Si<sub>3</sub>N<sub>4</sub>侧墙，栅极和Si<sub>3</sub>N<sub>4</sub>侧墙下面设置的栅氧化层，栅氧化层的正下方设置有沟道区，沟道区的两边分别设置有源区和漏区，源区、漏区与沟道区接触的内侧设置有扩展区，沟道区、源区和漏区的下方依次为绝缘层和硅衬底，其特点是绝缘层由Air和Air两侧设置的AlN绝缘层组成，Air设置于沟道区的正下方。通过先制备得到硅衬底，在用掩膜对硅片上的硅区进行各向异性，形成中间空余的结构，在使用现有方法实现上部分的结构。该器件结构能同时解决SOI器件中的自加热效应和SOAN器件中的泄漏电流增大和阈值电压漂移问题。
文档编号H01L29/786GK101170134SQ200710188439
公开日2008年4月30日 申请日期2007年11月30日 优先权日2007年11月30日
发明者巩鹏亮, 媛 杨, 勇 高 申请人:西安理工大学