专利名称：闪存器件的制造方法
技术领域：
本发明涉及一种闪存器件的制造方法，更具体的，涉及一种能够防止空隙 生成的闪存器件的制造方法。
背景技术：
闪存器件为一种能够写入、擦除以及读取信息的可编程的ROM。闪存器 件形成配置为串行连接的单元晶体管的单位串(unit string)。由于单位串并行 连接在位线(bitline)和地线之间，存储单元可以是与非(NAND)型，适用 于高度集成。由于单元晶体管并行连接在位线和地线之间，存储单元可以是或 非(NOR)型，适用于高速操作。
由于可以高速读取或非型闪存器件，因此其可用于引导移动电话。由于与 非型闪存器件具有较低的读取速度而具有较快的写入速度，因此其适用于存储 数据，其中可以考虑进行压縮。
根据单位单元的结构，闪存器件可分为叠栅型或分栅型。根据电荷存储层 的配置，闪存器件可分为浮置栅器件和SONOS (硅氧化氮氧化硅)器件。浮 置栅器件通常包括由多晶硅形成的浮置栅，绝缘体环绕其周围。为了存储和擦 除数据可通过沟道热载流子注入或者使用FN (follower-Nordheim)穿隧效应 将电荷从浮置栅注入或发射。
然而，由于半导体器件趋向于高度集成，闪存单元应使用较小尺寸的设计 规则。因此，0.13)a闪存器件具有足够的空间形成单位单元中的接触点。随着 单位单元尺寸的减小，形成单位单元的栅极区可用的孔隙变得太窄，以致在对
层间(interlayer)电介质层的沉积工艺之后产生空隙A，如图1所示。
空隙A改变每个单元的特征，产生字线工作不正常的问题。随后形成接 触点，如果注入诸如钨W等金属，则钨可以向空隙A扩散，引起接触点接触 桥现象。从而钨可以与其他接触点连接成桥。在字线中形成的栅可能运行不正 常。这将导致单元操作中的错误，使得闪存器件的可靠性和产量大大降级。
发明内容
本发明的实施方式涉及一种闪存器件的制造方法，通过减小或防止空隙产 生从而提高电学特性。根据本发明的实施方式，闪存器件的制造方法包括在半 导体衬底上形成含有隧道氧化层、浮置栅、电介质层以及控制栅的多个栅极图 案。在该栅极图案的侧墙上方形成间隔垫作为复合绝缘层结构。可在该控制栅 两侧的半导体上方形成源区/漏区。移除位于间隔垫层最外面的绝缘层。可通 过形成和构图层间(interlayer)绝缘层而在栅极图案之间形成接触孔。在该接 触孔中形成接触插头。
图1示出了在闪存器件制造工艺中产生的空隙；
图2a到图2h示出了用于说明根据本发明实施方式的闪存器件的制造方法 的工艺横截面图3示出了根据本发明实施方式用于闪存器件的制造方法的效果图4a到4f示出了根据本发明实施方式用于闪存器件的制造工艺的横截面
图5a到5d示出了根据本发明实施方式用于闪存器件的制造工艺的横截面图。
具体实施例方式
图2a到图2h示出了用于说明根据本发明实施方式的闪存器件的制造方法 的工艺横截面图。
如图2a的实施例所示，根据本发明的闪存器件的制造方法在半导体衬底 10上方的单元区和逻辑区中分别形成多个栅极图案110和120，在此，半导体
衬底10己经经过器件绝缘层形成工艺、阱形成工艺以及沟道形成工艺。
在单元区中形成相同形状的多个栅极图案110。多个栅极图案可以包括隧
道氧化层20、存储数据的浮置栅30、起字线作用的控制栅50以及隔离控制栅 50和浮置栅30的电介质层40。在此，电介质层40可以由例如氧-氮-氧(ONO) 结构形成。形成多个栅极图案110和120之后，在未覆盖栅极图案IIO和120 的半导体衬底10中注入低浓度杂质离子，形成轻掺杂漏(LDD)区。
如图2b所示，随后在含有多个栅极图案110和120的半导体衬底10上方 按序形成氧化层63和氮化层64。在此，由正硅酸乙酯形成的氧化层63可形 成150A到300A的厚度。可在该氧化层63上方由氮化硅形成600A到1100A 厚度的氮化层64。
如上所述，在按序形成氧化层63和氮化层64之后，如图2c的实施例所 示，可在栅极图案110和120两侧的氧化层63和氮化层64上执行反应性离子 蚀刻(RIE)形成间隔垫层60。同时形成第一孔隙区Dl，其为栅极图案110 之间空的空间。在第一孔隙区Dl中露出半导体衬底10的表面。使用间隔垫 层60作为离子注入掩模执行离子注入工艺形成源/漏区49，其为半导体衬底 IO的高浓度掺杂区。形成间隔垫层60来隔离并保护栅极图案110，并且由于 反应性离子蚀刻(RIE)可以具有圆形形状。
如图2d所示，可使用蚀刻剂移除间隔垫60的氮化层64，该蚀刻剂为80% 到90%具体可以是85%的磷酸(H3P04)和去离子水的混合物，从而可以保留 氧化层63。如图2c的实施例所示，移除氮化层64的原因在于形成间隔垫层 60的第一孔隙区Dl较窄。在后面形成层间介质层200的工艺期间，可能在这 样窄的第一孔隙区产生空隙。为了防止空隙产生，移除间隔垫层60的氮化层 64。第二孔隙区D2在栅极图案110之间具有足够的空间以在形成层间介质层 200时防止空隙产生。例如，第二孔隙区D2的宽度可以约为90nm到150nm。
其后，如果使用蚀刻剂移除侧墙间隔垫层60的氮化层64，则也移除在栅 极图案110的上侧面上方的氧化层，暴露栅极图案110的控制栅50。在随后 执行的自对准硅化工艺(salicide process)的湿法工艺中将损坏栅极图案，使得不 需要的栅极图案110和120的一个侧面自对准硅化。为了防止这种情况发生， 如图2e的实施例所示，在移除间隔垫层60的氮化层64后，在半导体衬底10 上方沉积自对准硅化物阻挡层140。
自对准硅化物阻挡层140是使用低压CVD (LPCVD)方法在半导体衬底 上移除氮化层64，通过在含有栅极图案110和120的半导体衬底10上沉积的 具有均匀阶梯覆盖(uniform step coverage)的SiN薄膜，该SiN薄膜具有约为 IOOA到300A的厚度。
在形成自对准硅化物阻挡层140之后，如图2f的实施例所示，为了在执 行自行对准硅化物工艺的区域移除自行对准硅化物阻挡层140，执行非自行对 准硅化物RIE，从而，可移除包含半导体衬底10的多个源/漏区49和栅极图 案IIO和120的上侧的注入有掺杂物区域的自行对准硅化物阻挡层140。因此， 尽管自行对准硅化物阻挡层140只残留在栅极图案110和120的侧墙上，从而 保护栅极图案110和120的侧墙，在执行移除在该区域残留的氧化物的湿法工 艺后，由钴等形成的具有高熔点的金属层沉积在执行自行对准硅化物工艺的区 域，并且在其上进行快速热处理工艺，从而可以在栅极图案110和120的上面 及半导体10的多个源/漏区49的上侧面的上方形成多个自行对准硅化物层 170。
在执行自行对准硅化物工艺后，如图2g的实施例所示，可以在含有保护 第二孔隙区D2的栅极图案110之间的半导体衬底10的上方形成层间电介质 层200。使用由磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、未掺杂的 硅玻璃(USG)或PETEOS作为金属前介质(PMD)形成层间电介质层200。 第二孔隙区D2具有足够的宽度从而在形成层间电介质层200时不产生空隙。 因此，如图3的实施例所示，可以提供不产生空隙的层间电介质层200。
如图2h的实施例所示，如果在栅极图案110之间形成接触孔55，以及通 过使用诸如钨(W)的导电材料填充孔55而形成漏极接触点57，则在层间电 介质层200中将不产生空隙。因此，当在接触孔55中沉积钨时，不会产生由 空隙而引起的扩散现象，从而闪存器件能够正常运行。
图4a到4f示出了根据本发明实施方式的闪存器件的制造工艺的横截面 图。如图4a到4f示出的根据本发明实施方式用于闪存器件的制造工艺在间隔 垫层的构造等方面有所不同，但其他部分工艺与第一实施方式相同。因此，附 图中相似的附图标记表示相似的元件并且省略其中描述。
首先，如图4a的实施例所示，在含有多个用于全部上层单位单元的栅极 图案110和120的半导体衬底10上方顺序沉积第一氧化层63、氮化层64和
第二氧化层65。
在此，可形成厚度约150A到300A的由硅酸四乙酯(TEOS)形成的第 一氧化层63。可形成厚度约为100A到300A的由氮化硅形成的氮化层。可形 成厚度约为500A到800A的由TEOS形成的第二氧化层65。
如图4b的实施例所示，如果可以通过反应性离子蚀刻(RIE)方法蚀刻第 一氧化层63、氮化层64以及第二氧化层65，则在栅极图案110和120的两个 侧面处形成间隔垫层60。同时形成第一孔隙区D1，其为栅极图案110之间空 的空间。在第一孔隙区D1中暴露半导体衬底10的表面。氮化层64可用作蚀 刻终止层，从而可以在氮化层64终止蚀刻工艺。形成间隔垫层60来隔离并保 护栅极图案110。通过反应性离子蚀刻(RIE)，该间隔垫层可以是圆形的。可以 在边缘处暴露第一氧化层63和氮化层64以及第二氧化层65的两端。可使用 间隔垫层60作为离子注入掩模来执行离子注入工艺以形成源/漏区49，其为半 导体衬底10的高密度掺杂区。
如图4c所示，可在含有间隔垫层60的半导体衬底10的表面上方形成并 构图诸如钴的导电材料以在控制栅50和栅极区的源/漏区49中形成自行对准 硅化物层170。可形成自行对准硅化物层170来提高栅极区域和源/漏区49以 及后面要形成的导线的电接触性能。
如图4d的实施例所示，将半导体衬底10浸入诸如氟化氢(HF)的蚀刻 剂中以移除第一氧化层65，其为间隔垫层60的最外面层。此时，氟化氢(HF) 和水(H20)的混合比可以在约l: 100到l: 200范围内变化，以及工艺时间 可在约100秒到140秒范围内变化。移除间隔垫层60的第二氧化层65使得栅 极图案110的宽度大约增加一倍。由于栅极图案110之间的宽度大大增加，当 层间电介质层200在后填充孔隙时，在栅极图案110之间将不产生空隙。
如图4e的实施例所示，可在含有栅极图案110和120的半导体衬底10上 方使用诸如磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、未掺杂的硅 玻璃(USG)或PETEOS的电介质材料形成层间电介质层200。
如图4f的实施例所示，有选择地构图层间电介质层200以暴露源/漏区49 上方的硅化物层51，该源/漏区49形成于栅极图案110之间的半导体衬底10 的上方，从而形成接触孔55。可用诸如钨(W)的导电材料填充孔55来形成 漏极接触57。根据本发明的实施方式的制造方法在层间电介质层200中不产生空隙。当
钨填充在接触孔55中时，不经历由于空隙而产生的扩散现象。从而闪存器件 运行正常。
图5a到5d是描述根据本发明实施方式用于闪存器件的制造工艺的横截面 图。如图5a到5d示出了根据本发明实施方式用于闪存器件的制造工艺除了在 第一孔隙区D1中形成浮渣以及产生自行对准硅化物外，其他部分可以与其他 实施方式相同。因此，附图中相似的附图标记表示相似的元件并且省略其中描 述。
如图5a的实施例所示，在半导体衬底10的上表面涂覆光刻胶薄膜，经过 曝光及显影工艺，从而只在逻辑区域形成光刻胶图案150。此时，如图5b的 实施例所示，在单元区中，不曝光以及显影第一孔隙区D1的光刻胶薄膜而保 留该光刻胶薄膜，从而在第一孔隙区D1中形成浮渣160。
保留浮渣160，因为在显影工艺中没有充分曝光光刻胶薄膜，从而在随后 光刻胶移除步骤中没有被移除。如上所述，在第一孔隙区D1中形成浮渣160， 从而在随后第二氧化层65的蚀刻工艺中，在第一氧化层63中不产生底切 (undercut)现象。
如图5c的实施例所示，通过湿法蚀刻工艺使用BHF溶液移除间隔垫层 60的最外面的第二氧化层65。在第二氧化层65的蚀刻工艺中， 一起蚀刻由相 同材料形成的第一氧化层63的边缘，从而形成间隔垫层60和第二覆盖(cap) 区域D2。
移除比第一氧化层63和氮化层64相对较厚的第二氧化层65，从而第一 孔隙区D2具有足够的宽度。因此，在形成间隔垫层60之后，待形成接触孔 55的第一孔隙区Dl不太狭窄，从而在形成层间电介质层200时防止空隙产生。 可通过移除的第二氧化层65的厚度来减小栅极图案110之间的孔隙，从而可 达到较高程度的器件集成。即使改变间隔垫层60的外形(profile)，闪存器 件的整个操作不受影响。
浮渣160形成在栅极图案110之间，从而在用于移除第二氧化层65的湿 法蚀刻工艺中，浮渣160充当第一氧化层63的阻碍物来防止蚀刻剂蚀刻第一 氧化层63。因此，防止了在第一氧化层63的边缘处的底切现象。这有助于防 止在后面接触孔55形成工艺中的桥的形成。
如图5d的实施例所示，在移除逻辑区的光刻胶图案150和浮渣160之后， 在半导体衬底10上方形成层间电介质层200。在栅极图案110之间形成接触 孔55之后，可以沉积，例如钨(W)，形成漏极接触点57。
由于在层间电介质层200中不产生空隙，当沉积钨时，不会产生由空隙而 导致的扩散现象，从而使得闪存器件运行正常。在栅极图案110的第一氧化层 63中不产生底切现象，从而当形成漏极接触点57时，可以消除由于埋入钨的 扩散引起的器件到器件的桥的影响。
但应当理解对于本领域的技术人员，可在所公开的实施方式中做出各种修 改和变形。因此，在不脱离本发明的精神和范围的情况下，可以设计将落入所 公开的本发明的精神和范围内的各种其他改进和变形。
权利要求
1.一种方法，包括在半导体衬底上方形成含有隧道氧化层、浮置栅、电介质层以及控制栅的多个栅极图案；在所述栅极图案侧墙上方形成具有复合绝缘层的复合间隔垫层；在所述栅极图案两侧的半导体衬底中形成至少一个源/漏区；移除所述复合间隔垫层的最外面的绝缘层；在所述半导体衬底上方通过形成和构图层间绝缘层在所述栅极图案之间形成接触孔；以及在所述接触孔形成接触插头。
2.根据权利要求1所述的方法，其特征在于，所述间隔垫层是含有第一 氧化层、氮化层以及第二氧化层的层叠(stack)。
3. 根据权利要求2所述的方法，其特征在于，所述间隔垫层的第一氧化 层由正硅酸乙酯形成，所述氮化层由氮化硅形成以及所述第二氧化层由正硅酸 乙酯形成。
4. 根据权利要求1所述的方法，其特征在于，使用湿法蚀刻方法移除所 述最外面的绝缘层。
5. 根据权利要求3所述的方法，其特征在于，包含在栅极图案和源/漏区 中形成的自行对准硅化物层。
6. 根据权利要求5所述的方法，其特征在于，在所述湿法蚀刻工艺中的 蚀刻剂为BHF和氟化氢中的一种。
7. 根据权利要求6所述的方法，其特征在于，每一个蚀刻工艺都包括氟 化氢和水的混合比在约1: 100到l:200范围内以及工艺时间在约1OO秒到140 秒的范围。
8. 根据权利要求5所述的方法，其特征在于，在源/漏区通过所述接触孔 暴露所述自行对准硅化物层。
9. 根据权利要求3所述的方法，其特征在于，包含 在所述半导体上方涂覆光刻胶薄膜；通过曝光和显影所述光刻胶薄膜在所述栅极图案之间形成浮渣(scum);以及在移除所述最外面的绝缘层以及形成所述层间电介质层之前移除所述浮渣。
10. 根据权利要求1所述的方法，其特征在于，所述间隔垫层是由所述氧化层和所述氮化层的堆叠(stack)。
11. 根据权利要求10所述的方法，其特征在于，包含在所述含有移除氮化层的间隔垫层的半导体衬底上方沉积自行对准硅化 物阻挡层；以及在执行所述自行对准硅化物工艺的区域执行非自行对准硅化物反应性离 子蚀刻，用于移除所述自行对准硅化物阻挡层，其中，在留有所述栅极图案和 所述自行对准硅化物阻挡层的半导体衬底上方形成所述层间电介质层。
12. 根据权利要求11所述的方法，其特征在于，使用蚀刻剂移除所述间 隔垫层的最外面涂覆的所述绝缘层，其中所述蚀刻剂为约80%到90%磷酸 (H3P04)以及约10%到20%去离子水的混合物。
13. 根据权利要求11所述的方法，其特征在于，所述自行对准硅化物阻 挡层为使用低压化学气相沉积方法沉积的具有均匀阶梯覆盖的氮化硅薄膜并 形成约为100A到300A的厚度。
14. 根据权利要求13所述的方法，其特征在于，形成有自行对准硅化物 阻挡层的所述栅极图案之间的孔隙区的宽度约为90nm到150nm。
15. 根据权利要求ll所述的方法，其特征在于，包含 在所述栅极上表面上方和所述源/漏区上方移除所述自行对准硅化物阻挡层；以及使用金属层在高熔点下通过在执行所述自行对准硅化物工艺的区域沉积 所述金属层来形成多个自行对准硅化物层，以及执行快速热退火工艺。
16. 根据权利要求1所述的方法，其特征在于，所述层间电介质层为金属 前介质并使用由磷硅酸盐玻璃、硼磷硅酸盐玻璃、未掺杂的硅玻璃以及 PETEOS的组成的组的其中之一形成。
17. 根据权利要求1所述的方法，其特征在于，包含使用所述栅极图案通 过将低浓度杂质离子注入到所述半导体衬底中形成的轻掺杂漏区。
18. 根据权利要求1所述的方法，其特征在于，包含在区分含有所述栅极图案的单位单元器件的半导体衬底上方形成器件绝缘层；以及在所述控制栅和所述源/漏区上方形成自行对准硅化物层。
19. 根据权利要求1所述的方法，其特征在于，由于所述最外面的绝缘层 的移除使得所述栅极图案之间的孔隙增加约一倍。
20. —种装置，包含在半导体衬底上方的含有隧道氧化层、浮置栅、电介质层以及控制栅的多个栅极图案；在所述栅极图案侧墙上方的具有复合绝缘层的复合间隔垫层； 在所述栅极图案两侧的半导体衬底中的至少一个源/漏区； 在所述半导体衬底上方穿透层间绝缘层的所述栅极图案之间的接触孔；以及在所述接触孔中的插头。
全文摘要
本发明的实施方式涉及一种闪存器件，通过减小或防止空隙产生从而提高了电气特性。根据本发明的实施方式的闪存器件的制造方法包括在半导体衬底上形成含有隧道氧化层、浮置栅、电介质层以及控制栅的多个栅极图案。在该栅极图案的侧墙上方形成间隔垫作为复合绝缘层结构。可在该控制栅两侧的半导体上方形成源/漏区。移除位于间隔垫层最外面的绝缘层。可通过形成和构图层间绝缘层在栅极图案之间形成接触孔。在该接触孔中形成接触插头。
文档编号H01L21/8247GK101207091SQ20071030189
公开日2008年6月25日 申请日期2007年12月20日 优先权日2006年12月20日
发明者朴真河 申请人:东部高科股份有限公司