专利名称：半导体器件中栅电极的形成方法
半导体器件中栅电极的形成方法 相关申请的交叉引用本发明要求2007年1月3日提交的韩国专利申请2007-0000403的 优先权，其全部内容通过引用并入本文。
背景技术：
本发明涉及半导体器件的制造方法，更具体涉及半导体器件中栅电 极的制造方法。最近，钨(W)已经用于形成半导体器件的栅电极。即，半导体器件 通常使用具有顺序形成在栅极绝缘层上的多晶硅层、钨层和栅极硬掩模 层的栅电极。然而，在使用钨层形成栅电极时，在氧(02)气体氛中进行的后续工 艺期间，钨层的上表面会被氧化，从而在钨层侧壁上形成异常氧化物层。作为上述问题的解决方案，已经使用盖层来防止钨层的异常氧化。 即，在蚀刻鴒层之后，在鵠层侧壁上形成盖层以防止鴒层的侧壁被氧化。图1A 1E是使用盖层形成栅电极的常规方法的横截面图。参考图1A,在衬底100上顺序形成栅极绝缘层101、多晶硅层102、 鴒层103和硬掩模层104。参考图1B,蚀刻硬掩模层104和鴒层103的一部分以形成硬掩模图 案104A和鵠图案103A。参考图1C，在包括硬掩模图案104A和钨图案103A的所得结构的 表面上沉积盖氮化物层105。参考图1D，蚀刻盖氮化物层105以在硬掩模图案104A和钨图案 103A的侧壁上形成盖间隔物105A。参考图1E，利用盖间隔物105A作为蚀刻屏障来蚀刻多晶硅层102 和栅极绝缘层101。因此，形成栅电极，其包括栅极绝缘图案IOIA、多晶硅图案102A、钨图案103A、和石更掩模图案104A的堆叠结构。然而，在形成栅电极的常规方法中，在鴒图案103A的侧壁上沉积 包括盖氮化物层的间隔物形状的钝化层。因此，难以调节钨图案103A 的外形和临界尺寸(CD)。换言之，如图1E所示，钨图案103A的CD 小于下方珪图案102A的CD。而且，形成在鴒图案103A侧壁上的盖层增加鴒层的电阻，由此增 加栅电极的整个电阻。亦即，栅电极的CD与下方多晶硅图案102A的 相同。然而，钨图案103A的CD由于形成在钨图案103A两个侧壁上 的盖层的厚度而减小。因此，钨图案103A的表面积变得小于多晶硅图 案102A的表面积。结果，尽管鴒层具有极好的低电阻性能，但是与预 期相比，栅电极的总电阻增加。而且，盖层减小栅电极之间的间隙，由此导致在后续自对准接触 (SAC)工艺期间的工艺失效。此外，在蚀刻钨层之后，单独形成盖层， 然后蚀刻多晶硅层。因此，工艺数目增加，由此增加了生产成本。发明内容本发明涉及提供形成半导体器件中的栅电极的方法。所述方法在半 导体器件的栅电极的形成中省略了为防止钨层异常氧化而形成单独的盖层的工艺步骤。因此，简化了形成栅电极的工艺，也防止了由盖层所 引起的器件失效。根据本发明的一个方面，提供一种形成半导体器件中的栅电极的方 法。该方法包括提供衬底，在衬底上形成栅极绝缘层，在栅极绝缘层上 形成第一和第二导电层，在第二导电层上形成硬掩模图案，使用硬掩模 图案作为蚀刻掩模蚀刻第二导电层，进行氧化过程以在蚀刻的第二导电 层的侧壁上形成抗氧化层，和使用硬掩模作为蚀刻掩模蚀刻第一导电 层。
图1A 1E是形成栅电极的常规方法的横截面图。图2A 2F是根据本发明的一个实施方案制造半导体器件的方法的 横截面图。
具体实施方式
本发明的实施方案涉及形成半导体器件中的栅电极的方法。图2A ~ 2F是形成栅电极的典型方法的横截面图。在该实施方案中， 利用含有凹陷沟道的晶体管作为例子来说明制造半导体器件的方法。参考附图，所示层厚和区域被放大以利于说明。当第一层称为在第 二层"上"或在村底，，上，，时，可以表示第一层直接形成在第二层上或村底 上，或者也可表示在第一层与第二层或衬底之间可存在第三层。此外， 在不同的附图中，在本发明的各个实施方案中相同或类似的附图标记表 示相同或类似的元件。参考图2A，形成隔离层20以限定衬底IO的有源区。通过使用浅沟 槽隔离(STI)方法形成隔离层20。即，通过在衬底10中制备沟槽然后用 高密度等离子体(HDP)氧化物层填充沟槽来形成隔离层20。随后，在包括隔离层20的衬底10上顺序形成第一垫层31和第二 垫层32。用氧化物材料形成第一垫层31以保护衬底10。用对于衬底10 具有高蚀刻选择性的氮化物材料形成第二垫层32。在另一个实施方案 中，可以省略形成第一垫层31。然后，在第二垫层32上形成有机抗反射涂层(ARC)(未显示)，随 后形成光刻胶图案(未显示)以限定后续的第一沟槽33。通过利用光刻胶图案蚀刻第一和第二垫层31和32以及衬底10的 一部分来形成第一沟槽33。参考图2B,在移除第一和第二垫层31和32之后，沿包括第一沟槽 33的村底10的表面形成緩冲层34。然后，进行湿蚀刻过程以蚀刻第一 沟槽33底部下方的衬底10，从而形成球灯形的第二沟槽35。在湿蚀刻过程期间，可以^使用标准清洗(SC)-1方法。第一和第二沟 槽33和35包含用于凹陷沟道的沟槽30，以下将其称为栅极沟槽30。 在另一个实施方案中，可以形成第二沟槽35而不移除第一和第二垫层 31和32。参考图2C,在栅极沟槽30形成后移除緩冲层34的剩余部分之后，沿包括栅极沟槽30的衬底10的表面形成栅极绝缘层40。通过以下方法 之一形成栅极绝缘层40:在约800'C ~约IIOO'C温度下使用氧(02)气体 的干氧化、使用水蒸汽气氛的湿氧化、使用02气体和HC1气体的气体 混合物的氯化氢(HC1)氧化、和使用02气体和三氯乙烷(<:2113<:13)气体的 气体混合物的氧化。参考图2D，在包括栅极绝缘层40的衬底10上形成用于栅电极的第 一导电层50。即，形成第一导电层50来填充栅极沟槽30。第一导电层 50优选是掺杂杂质的多晶硅层.然后，在第一导电层50上形成用于栅电极的第二导电层60，并在 第二导电层60上形成栅极硬掩模层70。第二导电层60优选是鸽层。或 者，第二导电层60可具有氮化鴒(WN)层、硅化鵠(WSix)层和鵠层的堆 叠结构。随后在栅极硬掩模层70上形成第一和第二阻挡层80和90。第一阻 挡层80优选是无定形碳(C)层，其可提供对于下方的栅极硬掩模层70 具有基本上无限的刻选择性的第一阻挡层80，并由此在形成栅电极图案 时防止图案损坏。也可通过使用对于下方的栅极硬掩模层70具有高蚀 刻选择比的材料来代替无定形碳层形成笫一阻挡层80。第二阻挡层卯可以是氮氧化硅(SiON)层。当第一阻挡层80是无定 形碳层时，光刻胶图案100不能充分地起蚀刻屏障的作用。因此，第二 阻挡层90可以用作额外的蚀刻屏障。在另一个实施方案中，可以省略 形成第二阻挡层卯。在笫二阻挡层卯上涂覆光刻胶层之后，通过使用光掩模的曝光和 显影过程形成光刻胶图案100。在涂覆光刻胶层之前，可以任选地在第 二阻挡层卯上形成抗反射涂层(ARC)(未显示)。参考图2E，使用光刻胶图案IOO作为蚀刻掩模蚀刻第一和第二阻挡 层80和卯。此时，首先蚀刻在光刻胶图案100下方的第二阻挡层90， 然后蚀刻无定形碳层的第一阻挡层80。优选使用02气体、氮(N2)气体 和氩(Ar)气体蚀刻无定形碳层的第一阻挡层80。在蚀刻第一阻挡层80 期间，可以同时移除光刻胶图案100的一部分。随后，使用蚀刻的第一阻挡层80 (未显示)作为蚀刻掩模蚀刻硬掩模层70。如果硬掩模层70由氮化物层制成，则优选使用四氟甲烷(CF4) 气体和Ar气体的气体混合物或三氟甲烷(CHF3)气体和Ar气体的气 体混合物蚀刻硬掩模层70。也优选使用感应耦合等离子体(ICP)、电 容耦合等离子体(CCP)和电子回旋共振(ECR)型的等离子源，利用等离 子体装置蚀刻硬掩模层70。以下，蚀刻的硬掩模层70将称为硬掩模图 案70A。然后，移除硬掩模图案70A上的第一和第二阻挡层80和90与光刻 胶图案100。在02气体氛中除去包括无定形碳层的第一阻挡层80。通过使用硫酸(h2s04)和过氧化氢(H202)的气体混合物来湿蚀刻第一阻挡层80。另外，还使用各种蚀刻方法例如使用02气体的干蚀刻来移除第 一阻挡层80。 02、 &和Ar的气体混合物也可用于移除第一阻挡层80。随后通过使用硬掩模图案70A作为蚀刻掩模来蚀刻第二导电层60。 通过使用氟(F)基气体如六氟化硫(SF6)、氟化氮(NF》、全氟乙烷(C2F6) 和CF4气体作为蚀刻气体来蚀刻笫二导电层60。尽管未显示，可以与 第二导电层60 —起移除笫二导电层60下方的笫一导电层50的一部分。可以通过原位方法在相同的室中或通过异位方法在不同的室中蚀 刻第一和第二阻挡层80和90、硬掩模层70和第二导电层60。在另一 个实施方案中，在蚀刻第二导电层60之前不移除第一和第二阻挡层80 和卯，使得可以使用在其上保留有剩余的第一和第二阻挡层80和90 的硬掩模图案70A的蚀刻掩模来蚀刻第二导电层60。以下，蚀刻的第 二导电层60将称为第二导电图案60A。随后，氧化第二导电图案60A的暴露的侧壁表面以形成作为抗氧化 层的氧化物层110。氧化工艺优选在用于蚀刻第二导电层60的相同的室 中通过原位方法进行。具体地，在氧化过程中，优选仅通过使用源功率产生等离子体，然 后通过使用由等离子体活化的氧(02)气体进行氧化过程。优选通过使用 约100W 约600W的等离子体源功率和通过注入约40sccm 约60sccm 的四氟曱烷(CF4)气体、约20sccm 约30sccm的02气体和约900sccm 的n2气体到室中来进行氧化过程。因此，发生自然氧化，因而在第二导电图案60A即鵠层的侧壁中形成薄氧化物层110。氧化物层110防止钨层侧壁被暴露，由此防止异常 氧化。优选将氧化物层的厚度控制在约40A~约70A的范围。如果氧化 物层110比约40A薄，则不能防止异常氧化，如果氧化物层110比约 70A厚，则第二导电图案60A的临界尺寸(CD)过度降低。如图2E所示，在第二导电图案60A的侧壁上选择性地形成氧化物 层110。然而，在另一个实施方案中，氧化物层110可以形成在暴露于 等离子体的所得结构的表面上。即，氧化物层110可以形成在硬掩模图 案70A的上部和侧壁上、第二导电图案60A的侧壁上和第一导电层50 的暴露的上部上。任选地，可以使用臭氧(03)气体进行清洗过程以控制氧化物层110 的厚度。或者，可以实施使用不同的氧化物层清洗剂的清洗过程。参考图2F，使用硬掩模图案70A作为蚀刻掩模进行蚀刻过程以蚀 刻第一导电层50，形成第一导电图案50A。因此，形成包括第一和第二 导电图案50A和60A、硬掩模图案70A和氧化物层110的栅电极图案 120。可以在栅电极图案120的两侧注入杂质，以随后形成源极/漏极结区域。虽然已经对于具有增加的沟道长度的凹陷型栅电极说明本发明，但是本发明可以应用于具有包括钨层和多晶硅层的栅电极的任何类型的 半导体器件。根据本发明，在图案化第二导电钨层之后不进行用于形成单独的盖 层的方法。相反，通过使用等离子体进行氧化过程以在第二导电层的侧 壁上形成抗氧化层，优选在其中蚀刻鵠层的相同的室中通过原位方法进 行。因此，可以通过简化的制造工艺来防止第二导电鴒层的异常氧化， 该制造工艺提高了产品成品率并解决了由盖层所引起的问题。虽然已经对于具体的实施方案说明了本发明，但是本领域技术人员显 而易见的是在不背离以下权利要求所限定的本发明的精神和范围的前提 下，可以进行各种变化和修改。
权利要求
1.一种形成半导体器件中的栅电极的方法，所述方法包括提供衬底；在所述衬底上形成栅极绝缘层；在所述栅极绝缘层上形成第一导电层，并且在所述第一导电层上形成第二导电层；在所述第二导电层上形成硬掩模图案；使用所述硬掩模图案作为蚀刻掩模来蚀刻所述第二导电层；进行氧化过程以在所述蚀刻的第二导电层的侧壁上形成抗氧化层；和使用所述硬掩模作为蚀刻掩模来蚀刻所述第一导电层。
2. 权利要求l的方法，其中所述第二导电层是单个鵠(W)层、或氮化 鵠(WN)层、硅化鵠层(WSix)层和鴒层的堆叠结构。
3. 权利要求l的方法，其中所述氧化过程在等离子体室中进行。
4. 权利要求3的方法，其中所述氧化过程通过使用约40sccm 约 60sccm的四氟甲烷(CF》气体、约20sccm~约30sccm的氧(02)气体和 约100sccm~约900sccm的氮(]\2)气体进行。
5. 权利要求3的方法，其中所述氧化过程通过仅对所述等离子体室施 加源功率来进行。
6. 权利要求l的方法，其中所述抗氧化层是等离子体氧化物。
7. 权利要求6的方法，其中所述抗氧化层具有约40人~约70A的厚度。
8. 权利要求l的方法，还包括在所述氧化过程之后使用臭氧(03)气体 进行清洗过程.
9. 权利要求l的方法，其中在相同的室中通过原位方法进行所述第二 导电层的蚀刻和所述氧化过程。
10. 权利要求l的方法，其中在相同的室中通过原位方法或在不同的室 中通过异位方法进行所述硬掩模图案的形成、所述第二导电层的蚀刻、 所述氧化过程的实施和所述第一导电层的蚀刻。
全文摘要
一种形成半导体器件中的栅电极的方法，所述方法包括提供衬底，在衬底上形成栅极绝缘层，在栅极绝缘层上形成第一和第二导电层，在第二导电层上形成硬掩模图案，使用硬掩模图案作为蚀刻掩模来蚀刻第二导电层，进行氧化过程以在蚀刻的第二导电层的侧壁上形成抗氧化层，和使用硬掩模作为蚀刻掩模来蚀刻第一导电层。
文档编号H01L21/28GK101217113SQ20071030712
公开日2008年7月9日 申请日期2007年12月27日 优先权日2007年1月3日
发明者刘载善, 吴相录 申请人:海力士半导体有限公司