包括由氧化锌构成的氧化物半导体薄膜层的半导体器件及其制造方法

专利名称：：包括由氧化锌构成的氧化物半导体薄膜层的半导体器件及其制造方法
技术领域：
：本发明涉及包括氧化锌有源层的半导体器件及其制造方法。
背景技术：
：多年来已经知道氧化锌作为半导体(有源层)具有以极好的特性。最近几年中，已对氧化锌半导体薄膜层进行了积极的研究与开发，以便将这种半导体薄膜层应用于包括薄膜晶体管(下文中縮写为TFT)、发光器件、透明导电膜等的半导体器件。与具有非晶硅(a_Si:H)半导体薄膜层的非晶硅TFT相比，包括氧化锌半导体薄膜层的氧化物TFT具有较大的电子迁移率和较好的TFT性能，其已经主要用于液晶显示器。氧化物TFT的另一优点是可期望高电子迁移率，因为晶体薄膜甚至在低至室温的温度下形成。这些优点一直促进着氧化物TFT的发展。已报道了利用氧化物半导体薄膜层的TFT，例如,底栅TFT和顶栅TFT。例如，底栅结构依次包括衬底、栅电极、栅极绝缘体、源/漏电极、氧化物半导体薄膜层、以及保护性绝缘体。例如，顶栅结构依次包括衬底、一对源/漏电极、氧化物半导体薄膜层、栅极绝缘体、以及栅电极。众所周知，如果氧化锌氧化物半导体薄膜层形成在非晶材料(例如，用在显示器基板中的玻璃或塑料)上，氧化锌的物理常数(例如，取向和晶格常数)根据薄膜形成中所采用的条件而变化。例如，"Microstructuralevolutionandpreferredorientationchangeofradio-frequencymagnetronsputteredZnOthinfilms"JournalofVacuumandScienceofTechnologyPart.AVol.14，p.1943(1996)显示了氧化锌膜的取向和晶格常数根据在形成氧化锌膜的溅射方法中用作源气体的氩气(Ar)和氧气(02)之间的比率而变化。然而，该公布内容没有公开氧化锌的物理性质(例如，取向和晶格常数)如何影响氧化锌的热阻或者包括TFT等的半导体器件的性能。氧化锌的取向和晶格常数对半导体器件的影响在公开号为2005-150635的日本专利中有描述。公开号为2005-150635的日本专利公开了当沿(002)方向的晶格面的晶格间距d。02在2.613A到2.618A的范围内时，薄膜晶体管展现出优越的性能。在公开号为2005-150635的日本专利中，测量了底栅TFT的TFT性能。如在图16中所示，底栅TFT包括衬底51、栅电极52、栅极绝缘体53、氧化锌氧化物半导体薄膜层54、以及一对源/漏电极55。这些层按这一次序组合。公开号为2005-150635的日本专利基于X射线衍射值将氧化物半导体薄膜层54的晶格间距的优选范围定义为2.613A到2.618A,这是整个氧化物半导体薄膜层54的平均值。因此，由公开号为2005-150635的日本专利定义的晶格间距d。Q2的优选范围2.613A到2.618A是由整个氧化物半导体薄膜层54的平均值计算出来的。在底栅TFT中，形成栅极绝缘体53和氧化物半导体薄膜层54之间的界面的一部分氧化物半导体薄膜层54的厚度为lOnrn或更小，用作沟道区(channelregion)。与其它部分的氧化物半导体薄膜层54相比，该沟道区结晶度较小，因为沟道区在形成氧化物半导体薄膜层54的早期阶段形成。这意味着，沟道区(在成膜的早期阶段形成在氧化物半导体薄膜层54中)的晶格间距do。2不总是在如公开号为2005-150635的日本专利中所公开的由整个氧化物半导体薄膜层54的平均值所计算出的范围内。在底栅TFT在液晶显示器等中的实际使用中，利用加热法在氧化物半导体薄膜层上形成保护性绝缘体。由于氧化锌的热阻小，在形成保护性绝缘体期间的热历史(heathistory)导致锌或氧从氧化物半导体薄膜层解吸，并且导致氧化物半导体薄膜层中的缺陷。缺陷形成浅杂质能级并降低氧化物半导体薄膜层的电阻。在底栅TFT中，由保护性绝缘体的形成引起的缺陷在氧化物半导体薄膜层的表面形成缺陷，这是底栅TFT的背沟道侧(backchannelside)。如上所述，氧化物半导体薄膜层的底部用作底栅TFT中的沟道。在背沟道侧上形成的缺陷大大影响底栅TFT的性能。在公开号为2005-150635的日本专利中所公开的对底栅TFT所进行的生产中，形成氧化物半导体薄膜层54之后，只进行源/漏电极55的真空沉积。因此，如在公开号为2005-150635的日本专利中所述的氧化物半导体薄膜层54不受在形成保护性绝缘体期间的热历史的影响。换句话说，在对公开号为2005-150635的日本专利中所公开的晶格常数范围的定义中，不考虑热对氧化锌的影响。因而，不清楚在TFT中形成保护性绝缘体之后，在液晶显示器等中实际使用该TFT时，氧化物半导体薄膜层54的晶格间距是否在上述范围内。
发明内容本发明的一个目的在于提供一种半导体器件，该半导体器件包括由氧化锌构成的氧化物半导体薄膜层，并且即使在形成绝缘膜等期间经受热处理加工之后，该半导体器件仍表现出极好的性能。根据本发明的一方面，半导体器件包括由氧化锌构成的氧化物半导体薄膜层。至少一部分氧化物半导体薄膜层的(002)晶格面沿垂直于衬底的方向具有择优取向，并且该(002)晶格面具有至少为2.619A的晶格间距do()2。根据依据本发明的半导体器件的制造方法的一方面，提供衬底，并且在该衬底上沉积由氧化锌构成的氧化物半导体薄膜层。在沉积态，至少一部分氧化物半导体薄膜层的(002)晶格面沿垂直于衬底的方向具有择优取向，并且该(002)晶格面具有至少为2.619A的晶格间距do02。结合附图，根据以下详细说明，本发明的进一步的特征和优点将变得明显。图1是根据本发明第一实施例的薄膜晶体管的截面图2A到图2F是薄膜晶体管(TFT)的截面图，顺序示出了第一实施例的薄膜晶体管的制造方法；图2A是在衬底上形成源/漏电极对之后的薄膜晶体管的截面图；图2B是形成氧化物半导体薄膜层和第一栅极绝缘体之后的薄膜晶体管的截面图；图2C是形成光刻胶之后的薄膜晶体管的截面图；图2D是对氧化物半导体薄膜层和第一栅极绝缘体进行构图之后的薄膜晶体管的截面图；图2E是形成第二栅极绝缘体和接触孔之后的薄膜晶体管的截面图；以及图2F是形成栅电极、接触部、外部源/漏电极和显示电极之后的薄膜晶体管的截面图3是根据本发明第二实施例的薄膜晶体管的截面图；图4A到图4E是薄膜晶体管的截面图，顺序示出了第二实施例的薄膜晶体管的制造方法；图4A是在衬底上形成源/漏电极对和接触层之后的薄膜晶体管的截面图；图4B是形成氧化物半导体薄膜层之后的薄膜晶体管的截面图；图4C是形成第一栅极绝缘体之后的薄膜晶体管的截面图；图4D是对第一栅极绝缘体、氧化物半导体薄膜层和接触层进行构图之后的薄膜晶体管的截面图；以及图4E是形成第二栅极绝缘体和接触孔之后的薄膜晶体管的截面图5是根据本发明第三实施例的薄膜晶体管的截面图；图6A到图6F是薄膜晶体管(TFT)的截面图，顺序示出了第三实施例的薄膜晶体管的制造方法；图6A是在衬底上形成源/漏电极对和氧化物半导体薄膜层之后的薄膜晶体管的截面图；图6B是形成第一栅极绝缘体之后的薄膜晶体管的截面图；图6C是对氧化物半导体薄膜层和栅极绝缘体进行构图之后的薄膜晶体管的截面图；图6D是形成第二栅极绝缘体之后的薄膜晶体管的截面图；图6E是形成栅电极并对第一栅极绝缘体和第二栅极绝缘体进行构图之后的薄膜晶体管的截面图；以及图6F是形成层间绝缘体之后的薄膜晶体管的截面图7是根据本发明第四实施例的薄膜晶体管的截面图；图8是根据本发明第五实施例的薄膜晶体管的截面图9是根据本发明第六实施例的薄膜晶体管的截面图IOA到图IOE是薄膜晶体管的截面图，顺序示出了第六实施例的薄膜晶体管的制造方法；图10A是形成栅电极和栅极绝缘体之后的薄膜晶体管的截面图；图10B是形成氧化物半导体薄膜层和第一覆盖层绝缘体(overcoatinsulator)之后的薄膜晶体管的截面图；图10C是对氧化物半导体薄膜层和第一覆盖层绝缘体进行构图之后的薄膜晶体管的截面图；图10D是形成第二覆盖层绝缘体和接触孔之后的薄膜晶体管的截面图；以及图10E是形成源/漏电极对之后的薄膜晶体管的截面图11是一曲线图，示出了在不同成膜压力下所形成的氧化锌薄膜中的(002)衍射峰的位置；图12是一曲线图，示出了由X射线衍射结果计算出来的晶格间距d(X)2对不同气体流速下的成膜压力的依赖关系；图13是一曲线图，示出了氧化锌薄膜的薄层电阻对热处理温度的依赖关系；图14是示出了漏极电流随所施加的栅极电压变化的曲线图15是一曲线图，比较不同晶格间距的氧化锌薄膜，示出了离子掺杂的氧化锌薄膜的薄层电阻对热处理温度的依赖关系；以及图16是示出了传统的底栅薄膜晶体管结构的曲线图。具体实施例方式下面将利用薄膜晶体管根据说明本发明的半导体器件的实施例，其中薄膜晶体管形成在衬底上，作为半导体器件的示例。这里所用的术语"半导体器件"指包括衬底的结构，尤其指一种器件，在该器件中至少一个半导体元件(例如，薄膜晶体管)形成在衬底上，该元件不包括衬底。应该明白，根据本发明的半导体器件不受下面描述的实施例的限制。例如，半导体元件不限于薄膜晶体管，而可以是其它半导体元件，例如二极管或光电转换元件。薄膜晶体管的结构不受下面所示出的实施例的限制。在以下说明中，由密勒指数表示氧化锌取向，例如(002)择优取向。密勒指数(002)对应于由六方晶系指数表示的(0002)择优取向。这里所用的术语"本征氧化锌"指基本不含杂质的氧化锌。这里所用的术语"掺杂"指引入离子的工艺，包括离子注入工艺。第一实施例图1示出了根据本发明第一实施例的薄膜晶体管100的结构。具有顶栅结构的薄膜晶体管100被支撑在衬底1上，并包括一对源/漏电极2、氧化物半导体薄膜层3、第一栅极绝缘体4、接触部5a、一对外部源/漏电极2a、第二栅极绝缘体6、栅电极7、以及显示电极8。在衬底1上形成源/漏电极2对。源/漏电极2在衬底1的上表面上被彼此间隔开。在衬底1和源/漏电极2对上形成氧化物半导体薄膜层3。氧化物半导体薄膜层3被设置为在源/漏电极2的源电极和漏电极之间形成沟道。氧化物半导体薄膜层3由主要包含氧化锌的氧化物半导体形成。在图1中，为了便于说明，氧化物半导体薄膜层3被显示为在源/漏电极2对上具有较薄部分，而在源/漏电极2对之间具有较厚部分。然而，氧化物半导体薄膜层3的较薄部分和较厚部分实际上具有基本相同的厚度。换句话说，氧化物半导体薄膜层3在源/漏电极2对上和在源/漏电极2对之间具有基板上恒定的厚度。这点在下面描述的其它附图中也一样。用在根据本发明的氧化物半导体薄膜层3中的氧化锌的(002)晶格面沿垂直于衬底1的方向具有择优取向，并且该(002)晶格面具有至少为2.619A的晶格间距doc)2。因而，氧化物半导体薄膜层3的热阻高。单晶氧化锌的(002)晶格面的晶格间距d。02在从2.602A到2.604A的范围内。因此单晶氧化锌表现出不足的热阻。如果这种热阻不足的单晶氧化锌用在具有上述结构的顶栅薄膜晶体管中，在形成栅极绝缘体4期间的热历史将引起锌和氧从靠近氧化物半导体薄膜层3(沟道区)的表面的氧化锌解吸。锌和氧从氧化物半导体薄膜层3的解吸造成缺陷，这使得氧化物半导体薄膜层3的性质劣化。这种缺陷形成电浅杂质能级并减小了氧化物半导体薄膜层3的电阻。在这种情况下，薄膜晶体管100工作在常开模式或耗尽模式。这种工作导致缺陷能级增大、阈值电压较小、以及泄漏电流增大。根据本发明的氧化物半导体薄膜层3的晶格间距d啦至少为2.619A。具有这种晶格间距dQ()2的氧化物半导体薄膜层3表现出极好的热阻。换句话说，可能抑制氧和锌的解吸并防止氧化物半导体薄膜层3的热阻降低。从而，薄膜晶体管100中的泄漏电流得到抑制。更优选地，氧化物半导体薄膜层3的晶格间距d。。2至少为2.625A。由于这种氧化物半导体薄膜层3具有改进的热阻，薄膜晶体管100中的泄漏电流得到抑制。在下面的"示例"部分将描述晶格间距和热阻对TFT性能的影响。形成第一栅极绝缘体4，仅覆盖氧化物半导体薄膜层3的上表面。第一栅极绝缘体4构成栅极绝缘体的一部分。第一栅极绝缘体4不仅用作栅极绝缘体而且用作保护氧化物半导体薄膜层3免遭抗蚀剂剥离剂蚀刻的保护膜，抗蚀剂剥离剂用于除去在蚀刻氧化物半导体薄膜层3中所使用的光刻胶掩模。形成第二栅极绝缘体6来涂覆源/漏电极2、氧化物半导体薄膜层3、和第一栅极绝缘体4的整个暴露表面。通过形成这种第二栅极绝缘体6，氧化物半导体薄膜层3的上表面被第一栅极绝缘体4完全覆盖，而氧化物半导体薄膜层3的侧表面则被第二栅极绝缘体6完全覆盖。第一栅极绝缘体4和第二栅极绝缘体6可以是硅氧化物(SiOx)膜、氮氧化硅(SiON)膜、氮化硅(SiN)膜、或利用氧气或含氧化合物而掺杂了氧的氮化硅(SiN)膜。优选地，第一栅极绝缘体4和第二栅极绝缘体6由利用氧气或含氧化合物(例如，N20)而掺杂了氧的氮化硅(SiN)膜形成。与硅的氧化物(SiOx)或氮氧化硅(SiON)相比，这种掺杂的氮化硅膜具有较高的介电常数。例如，通过等离子体加强化学气相沉积(PCVD)形成第一栅极绝缘体4和第二栅极绝缘体6。外部源/漏电极2a经由接触部5a穿过接触孔5分别连接到源/漏电极2。在第二绝缘体6上形成栅电极7。栅电极7被配置为根据施加给薄膜晶体管100的栅极电压来控制氧化物半导体薄膜层3中的电子密度。显示电极8被配置为向用在液晶显示器中的液晶提供电压。由于显示电极8需要对可见光具有高透射性，所以由含氧化铟锡(ITO)等的导电氧化物薄膜形成显示电极8。应该明白的是，显示电极8可由掺杂有诸如Al和Ga等掺杂剂的氧化锌构成的低电阻氧化锌薄膜形成。参照图2A到图2G，下面将描述根据本发明第一实施例的薄膜晶体管100的制造方法。参考图2A，在衬底l上形成薄金属膜，然后通过光刻对该薄金属膜进行构图，从而形成源/漏电极2对。参照图2B，在衬底1和源/漏电极2对的所有的暴露表面上通过磁控溅射形成作为氧化物半导体薄膜层3的本征ZnO半导体薄膜，厚度为50到100nm。利用不减小氧化物半导体薄膜层3的电阻的技术和条件而在氧化物半导体薄膜层3上形成第一栅极绝缘体4。优选在25(TC或更低的温度下形成第一栅极绝缘体4。根据本实施列的半导体薄膜层3的成膜条件的一个示例，可以利用氩气和氧气的混合气体作为源气体，通过射频磁控溅射形成半导体薄膜层3。根据本发明的氧化物半导体薄膜层3的成膜条件被控制为使得沉积状态中的氧化物半导体薄膜层3的(002)晶格面的晶格间距d。。2至少为2.619A，同时单晶氧化锌的晶格间距do02约在2.602A到2.604A的范围内。具体地，较低的成膜气压导致较大的晶格间距dc)()2。另夕卜，如果在形成氧化锌膜的过程中Ar和02被用作源气体，较低的Ar/02流量比(Ar与02的流量比)导致较大的晶格间距d()()2。在下面的"示例"部分将详细描述对晶格间距d0Q2的控制。在形成第一栅极绝缘体4期间，氧化物半导体薄膜层3经历热历史。然而，在形成第一栅极绝缘体4期间，根据本发明的晶格间距d()()2至少为2.619A的氧化物半导体薄膜层3的高热阻抑制了氧和锌从氧化物半导体薄膜层3的解吸，由此防止氧化物半导体薄膜层3的电阻减小。从而，抑制了薄膜晶体管100中的泄漏电流。参照图2C，涂覆光刻胶并在第一栅极绝缘体4上对其进行构图从而形成光刻胶4a。使用光刻胶4a作为掩模，对第一栅极绝缘体4进行干式蚀刻。然后对氧化物半导体薄膜层3进行湿式蚀刻。图2D示出了在对氧化物半导体薄膜层3进行湿式蚀刻之后、除去光刻胶4a以后的薄膜晶体管100的横截面。在薄膜晶体管100中，以相对于氧化物半导体薄膜层3的自对准方式来形成包括第一栅极绝缘体4的TFT有源层区。在对有源区进行构图期间，将第一栅极绝缘体4构造为不仅与氧化物半导体薄膜层3形成界面，而且保护氧化物半导体薄膜层3。具体地，栅极绝缘体4保护氧化物半导体薄膜层3免受光刻工艺中所使用的各种药剂(例如，抗蚀剂剥离剂)。如果没有第一栅极绝缘体4,用于在对有源层进行构图之后除去光刻胶4a的抗蚀剂剥离剂将接触氧化物半导体薄膜层3的表面和晶界并使其粗糙。在氧化物半导体薄膜层3上有第一栅极绝缘体4防止氧化物半导体薄膜层3的表面和晶界的粗糙化。还可以使用除上述方法之外的其它方法加工第一栅极绝缘体4和氧化物半导体薄膜层3。例如，可以对第一栅极绝缘体和氧化物半导体薄膜层都进行干式蚀刻或湿式蚀刻。如在图2E中所示，在对TFT有源区进行构图之后，在衬底1、源/漏电极2、氧化物半导体薄膜层3、以及第一栅极绝缘体4的整个暴露表面上形成第二栅极绝缘体6，使得第二栅极绝缘体6覆盖第一栅极绝缘体4和源/漏电极2。而后在第二栅极绝缘体6上打开接触孔5，以便暴露出部分源/漏电极2。优选在与形成第一栅极绝缘体4所采用的条件相同的条件下形成第二栅极绝缘体6。最后，参照图2F，由第二栅极绝缘体6上的金属膜形成栅电极7。而后由与栅电极7相同的材料形成外部源/漏电极2a。外部源/漏电极2a经由接触部5a穿过接触孔5分别连接到源/漏电极2。在最终步骤中形成显示电极8，从而形成根据本发明第一实施例的TFTIOO。尽管以上已经描述了整个氧化物半导体薄膜层3的(002)晶格面沿垂直于衬底1的方向具有择优取向，并且具有至少为2.619A的晶格间距d加2，但氧化锌的取向和晶格间距根据材料(氧化锌在其上形成膜)而变化。在薄膜晶体管100中，与衬底1接触的一部分氧化物半导体薄膜层3(位于一对源/漏电极2之间的部分)可以具有不同于与源/漏电极2对接触的另一部分氧化物半导体薄膜层3的取向和晶格间距。这样，至少与衬底1接触的部分的晶格间距do。2会至少为2.619A，并且保持高电阻。由于沟道形成在与衬底1接触的部分的上方，通过使与衬底1接触的部分保持高电阻，薄膜晶体管100中的泄漏电流被抑制。第二实施例接着，将说明本发明的第二实施例的薄膜晶体管200。在以下说明中，与以上针对第一实施例的薄膜晶体管100所描述的部分相似或相同的部分，将用与以上根据第一实施例的薄膜晶体管100所用的相同的参考标记表示，并且将省略对这些部分的描述。图3示出了根据本发明第二实施例的薄膜晶体管200的截面图。薄膜晶体管200形成在衬底1上，并包括一对源/漏电极2、一对接触层IO、氧化物半导体薄膜层3、第一栅极绝缘体4、接触部5a、一对外部源/漏电极2a、第二栅极绝缘体6、栅电极7、以及显示电极8。这些层如图3所示以该顺序结合。与薄膜晶体管100相比，薄膜晶体管200在源/漏电极2对和氧化物半导体薄膜层3之间另外包括一对接触层10。接触层IO对主要由氧化锌形成，并被形成为与氧化物半导体薄膜层3接触。具体地，接触层10对分别形成在源/漏电极2上。氧化物半导体薄膜层3形成在接触层10上并形成在源/漏电极2对之间的接触层10对之间，从而在源/漏电极2的源电极和漏电极之间提供沟道。这样，接触层10形成在氧化物半导体薄膜层3和该源/漏电极2对之间，从而连接氧化物半导体薄膜层3和源/漏电极2对。在薄膜晶体管200中，氧化物半导体薄膜层3和接触层10对中所用的氧化锌的(002)晶格面沿垂直于衬底1的方向具有择优取向。由于氧化物半导体薄膜层3和接触层10对两者都是具有有着择优取向的(002)晶格面的氧化锌，所以可以使用相同的靶形成这些层。因而，可以使用相同的设备形成氧化物半导体薄膜层3和接触层10。这消除了提供另一用于形成接触层IO对的设备的需要。氧化物半导体薄膜层3的晶格间距d。Q2至少为2.619A。在例如形成第一栅极绝缘体4期间，具有这种晶格间距d。。2的氧化物半导体薄膜层3的高热阻减小了热处理的影响。因而可以抑制出现在氧化物半导体薄膜层3中形成浅杂质能级的缺陷，从而防止氧化物半导体薄膜层3的电阻的减小。因此，薄膜晶体管200中的泄漏电流得到抑制。接触层10对的晶格间距do。2被控制成小于氧化物半导体薄膜层3的晶格间距dM2。因而，接触层10对的热阻小于氧化物半导体薄膜层3的热阻。从而，例如在形成第一栅极绝缘体4期间，与氧化物半导体薄膜层3相比，热处理在接触层IO对中引起的缺陷更多。接触层IO对中较多缺陷的存在使接触层IO对的电阻减小得低于氧化物半导体薄膜层3的电阻。这改善了源/漏电极2对和氧化物半导体薄膜层3之间的接触，并提高了薄膜晶体管200的电流驱动能力。具体地，优选接触层10对的晶格间距do。2为2.605A或更小。晶格间距do()2为2.605A或更小的接触层10具有充分低于氧化物半导体薄膜层3的热阻，如上所述，氧化物半导体薄膜层3的晶格间距d。。2至少为2.615A。因此，在热处理之后，接触层10对的电阻低于氧化物半导体薄膜层3的电阻。这改善了源/漏电极2对和氧化物半导体薄膜层3之间的接触，并提高了薄膜晶体管200的电流驱动能力。更优选地，氧化物半导体薄膜层3的晶格间距d。02至少为2.625A。具有这种至少为2.625A的晶格间距的氧化物半导体薄膜层3进一步提高了热阻。因而，即使氧化物半导体薄膜层3经历更集中的热历史，氧化物半导体薄膜层3的电阻也不会被明显减小(参见以下"示例"部分中更详细的说明)。因此，薄膜晶体管200中的泄漏电流得到抑制。如果氧化物半导体薄膜层3的晶格间距d啦至少为2.625A，则优选接触层10的晶格间距d(K)2为2.619A或更小。这样，接触层10的热阻小于氧化物半导体薄膜层3的热阻。因而，热处理之后，接触层10对的电阻小于氧化物半导体薄膜层3的电阻。这样使源/漏电极2对和氧化物半导体薄膜层3之间更好地接触。因而，薄膜晶体管200具有高电流驱动能力。如果氧化物半导体薄膜层3的晶格间距do。2至少为2.625A，则更优选接触层10的晶格间距d(X)2为2.605A或更小。这样，接触层10对的热阻进一步减小，从而通过热处理更显著减小了具有这种晶格间距的接触层10对的电阻。因而，提供了源/漏电极2对和氧化物半导体薄膜层3之间更好的接触。用作接触层IO对和氧化物半导体薄膜层3的主要成分的氧化锌的晶格间距d(K)2对这些层的电阻的影响将在以下"示例"部分进行详细说明。接着，参照图4A到图4E，将说明根据本发明第二实施例的薄膜晶体管200的制造方法。在衬底1上形成源/漏电极2对。而后，在相应源/漏电极2和衬底1的所有暴露表面上形成厚度为10到100nm的氧化锌接触层。如图4A中所示，而后对该氧化锌接触层进行构图从而在相应源/漏电极2上形成接触层10对，并且该接触层10对在源/漏电极2对之间的区域中具有间隙。参照图4B，在衬底1和接触层10对的所有暴露表面上形成由氧化锌构成的氧化物半导体薄膜层3，厚度为50到100nm。例如，通过磁控溅射形成接触层10对和氧化物半导体薄膜层3。控制用在这些成膜中的条件，使得沉积态中的氧化物半导体薄膜层3和接触层10对的(002)面沿垂直于衬底1的方向具有择优取向。进一步控制成膜条件，使得沉积态中的氧化物半导体薄膜层3的晶格间距d。02至少为2.619A，并且使得沉积态中的接触层10对的晶格间距d。02小于沉积态中的氧化物半导体薄膜层3的晶格间距dQ()2。(参见上面公开的接触层10对和氧化物半导体薄膜层3的相应晶格间距d()02之间的优选关系)。如上面关于第一实施例所提到的，可以通过改变成膜气压或气体流量比控制晶格间距d0()2。具体地，较低的成膜气压产生较大的晶格间距d^2。因此，如果用比形成接触层IO对时所用的成膜气压低的成膜气压形成氧化物半导体薄膜层3，则该氧化物半导体薄膜层3的晶格间距doo2将大于接触层IO对的晶格间距。另外，如果在形成氧化锌膜时使用Ar和02作为源气体，较低的Ar/02流量比(Ar比02的流量比)产生较大的晶格间距d(x)2。将在以下"示例"部分详细说明对晶格间距doo2待控制。氧化物半导体薄膜层3和接触层10对都由氧化锌形成。通过改变成膜条件来控制氧化物半导体薄膜层3和接触层10的晶格间距dQQ2。换句话说，可通过使用相同设备在不同的条件下的形成氧化物半导体薄膜层3和接触层10对。因而，在形成具有接触层10对的薄膜晶体管200时无需另外的设备来形成该接触层10对。参照图4C，在氧化物半导体薄膜层3上形成第一栅极绝缘体4。在形成第一栅极绝缘体4期间，氧化物半导体薄膜层3和接触层10经历热历史。如上所述，沉积态中的氧化物半导体薄膜层3的晶格间距d。。2大于沉积态中的接触层10的晶格间距d。。2。因此，氧化物半导体薄膜层3具有大于接触层10的热阻。因而，在形成第一栅极绝缘体4期间的热历史减小了接触层IO对的电阻，同时氧化物半导体薄膜层3保持高电阻。接触层10的电阻比氧化物半导体薄膜层3的电阻低。提供具有较低电阻的接触层10有助于在源/漏电极2对和氧化物半导体薄膜层3之间提供更好的接触。而且，氧化物半导体薄膜层3在热历史中保持高电阻从而抑制薄膜晶体管200中的泄漏电流。形成第一栅极绝缘体4之后，在第一栅极绝缘体4上形成光刻胶。使用光刻胶作为掩模，对第一栅极绝缘体4、氧化物半导体薄膜层3和接触层IO对进行蚀刻。图4D示出了蚀刻之后除去光刻胶后的薄膜晶体管200的截面图。如在图4D所示的薄膜晶体管200具有TFT有源层区，该有源层区包括以相对于氧化物半导体薄膜层3的自对准方式形成的第一栅极绝缘体4。第一栅极绝缘体4不仅被构造用于与氧化物半导体薄膜层3形成界面，而且还用于在有源区图案化期间保护氧化物半导体薄膜层3。具体地，栅极绝缘体4保护氧化物半导体薄膜层3免受光刻工艺中所用的各种药剂(例如，抗蚀剂剥离剂)。如果没有第一栅极绝缘体4，用于在有源层图案化之后除去光刻胶4a的抗蚀剂剥离剂接触氧化物半导体薄膜层3的表面和晶界，并使其变得粗糙。在氧化物半导体薄膜层3上有第一栅极绝缘体4防止氧化物半导体薄膜层3的表面和晶界被粗糙化。参见图4E，在衬底1、源/漏电极2对、接触层10对、氧化物半导体薄膜层3、以及第一栅极绝缘体4的整个暴露表面上形成第二栅极绝缘体6，使得第二栅极绝缘体6覆盖第一栅极绝缘体4和源/漏电极2。而后在第二栅极绝缘体6上开设接触孔5，以便暴露部分源/漏电极2。优选在与用于形成第一栅极绝缘体4的相同的条件下形成第二栅极绝缘体6。最后，由第二栅极绝缘体6上的金属膜形成栅电极7。而后由与栅电极7相同的材料形成外部源/漏电极2a。外部源/漏电极2a经由接触部5a穿过接触孔5分别连接到源/漏电极2。在最终步骤中形成显示电极8(参见图3)，从而形成根据本发明第二实施例的TFT200。TFT200的氧化物半导体薄膜层3和接触层10对的取向和晶格间距以类似于上述第一实施例的方式根据下层而变化。与衬底1接触的至少一部分氧化物半导体薄膜层3(位于源/漏电极2对之间的部分)和与衬底1接触的至少一部分接触层10(位于源/漏电极2对之间的部分)的(002)面应该沿垂直于衬底1的方向具有择优取向，并且具有至少为2.619A的晶格间距d(H)2，以便在形成沟道的区域中保持高电阻。这进一步使源/漏电极2对和氧化物半导体薄膜层3之间更好地接触。尽管第二实施例的薄膜晶体管200被描述为顶栅薄膜晶体管，然而根据本发明第二实施例的具有接触层10的薄膜晶体管200可以为不同结构的顶栅薄膜晶体管或者底栅薄膜晶体管。第三到第六实施例接着，将说明根据本发明第三到第六实施例的薄膜晶体管。根据本发明第三到第六实施例薄膜晶体管的氧化物半导体薄膜层3包括由本征氧化锌构成的第一区和掺杂有施主离子的第二区。第一区为氧化物半导体薄膜层3的沟道区，而第二区被包括在一对源/漏区中，在该源/漏区之间限定了沟道区。这里所用的术语"本征氧化锌"指基本不含杂质的氧化锌。这里所用的术语"掺杂"指引入离子的工艺，包括离子注入工艺。第三实施例图5示出了根据本发明第三实施例的薄膜晶体管300。薄膜晶体管300是所谓的交错型薄膜晶体管(staggeredthinfilmtransistor),其被支撑在衬底1上，并包括形成在衬底1上并彼此间隔开的一对源/漏电极2、氧化物半导体薄膜层3、第一栅极绝缘体4、第二栅极绝缘体6、栅电极7、层间绝缘体9、接触部5a、一对外部源/漏电极2a、以及显示电极8。第一栅极绝缘体4和第二栅极绝缘体6由不同的附图标记表述，因为在薄膜晶体管300的制造方法中它们由独立的步骤形成。氧化锌氧化物半导体薄膜层3被设置成在源/漏电极2对的源电极和漏电极之间形成沟道。用在氧化物半导体薄膜层3中的氧化锌的(002)面具有择优取向，并且具有至少为2.619A的晶格间距d(K)2。因而，氧化物半导体薄膜层3具有高热阻。氧化物半导体薄膜层3的高热阻抑制氧和锌的解吸，并且还防止氧化物半导体薄膜层3的电阻减小。因而，薄膜晶体管300中的泄漏电流被抑制。更优选地，氧化物半导体薄膜层3的晶格间距doo2至少为2.625A。由于具有这种晶格间距d。Q2的氧化物半导体薄膜层3具有进一步提高的热阻，所以在薄膜晶体管300中的泄漏电流被进一步抑制。氧化物半导体薄膜层3具有沟道区31(第一区)和一对源/漏区32(包括第二区的区域)。沟道区31位于栅电极7的正下方(如图5所示)并用作沟道。源/漏区32对是除了沟道区31之外的氧化物半导体薄膜层3的区域，其掺杂有施主离子并表现出低电阻。在根据第三实施例的薄膜晶体管300中，源/漏区32的整个区域是电阻降低的第二区。通过提供源/漏区32，可抑制从源/漏电极2对到沟道之间的寄生电阻并且可以抑制电流变化率(currentrate)减小。掺杂离子之后，对源/漏区32对进行活化处理，以便减小源/漏区32对的电阻。减小源/漏区32对的电阻的方法将在稍后详细说明。第一栅极绝缘体4被形成为仅覆盖氧化物半导体薄膜层3的沟道区31的上表面，而第二栅极绝缘体6被形成为仅覆盖第一栅极绝缘体4的上表面。第一栅极绝缘体4和第二栅极绝缘体6可以是硅的氧化物(SiOx)膜、氮氧化硅(SiON)膜、氮化硅(SiNx)膜、或利用氧气或含氧化合物而掺杂氧的氮化硅(SiNx)膜。第一栅极绝缘体4和第二栅极绝缘体6还可以是铝的氧化物(A10x)膜。在第二栅极绝缘体6上形成栅电极7。优选地，栅电极7的每一端与源/漏区32对的内部端之一在膜厚方向上一致。这减小源/漏区32和栅电极7之间的寄生电容，从而提高了薄膜晶体管300的线路速度。优选地，栅电极7比源/漏电极2对的内部端之间的间隔更窄。这减小源/漏区32和栅电极7之间的寄生电容，从而抑制薄膜晶体管300中的线路速度的减小。层间绝缘体9被形成为覆盖源/漏电极2对、源/漏区32对和栅电极7的所有暴露表面。层间绝缘体9不仅被设置用于保护薄膜晶体管300，而且用于加热源/漏区32对。这减小源/漏区32对的电阻。外部源/漏电极2a经由接触部5a穿过接触孔5分别连接到源/漏电极2。显示电极8被配置为向用在液晶显示器中的液晶施加电压。参照图6，将描述根据本发明第三实施例的薄膜晶体管300的制造方法。如图6A所示，在衬底1和源/漏电极2对的所有的暴露表面上形成氧化锌半导体薄膜，厚度为例如50到100nm。根据第三实施例的半导体薄膜层3的成膜条件的一个示例，可以使用氩气和氧气的混合气体作为源气体通过射频磁控溅射来形成半导体薄膜层控制根据本发明的氧化物半导体薄膜层3的成膜条件，使得沉积态中的氧化物半导体薄膜层3的晶格间距do()2至少为2.619A，具体地，通过减小成膜气压或Ar/02流量比可增大晶格间距d(K)2。接着，如图6B所示，在氧化物半导体薄膜层3上形成第一栅极绝缘体4。在形成第一栅极绝缘体4期间，氧化物半导体薄膜层3经历热历史。根据本实施例的氧化物半导体薄膜层3具有至少为2.619A的晶格间距d002，并且表现出高热阻。氧化物半导体薄膜层3的高热阻防止在形成第一栅极绝缘体4期间的热历史引起氧和锌从氧化物半导体薄膜层3解吸，由此抑制薄膜晶体管300的泄漏电流。具体地，氧化物半导体薄膜层3的高热阻减小对处理第一栅极绝缘体4的温度和时间的限制。例如，即使薄膜晶体管300在相对高的温度下形成，薄膜晶体管300在抑制泄漏电流方面也是很好的。优选地，第一栅极绝缘体4的成膜温度为250'C或更低。可以根据氧化物半导体薄膜层3的晶格间距d。。2和其他条件以及所需的TFT特性来确定成膜温度，以便防止氧化物半导体薄膜层3的电阻的减小。氧化物半导体薄膜层3和第一栅极绝缘体4被共同图案化。对氧化物半导体薄膜层3和第一栅极绝缘体4的共同图案化使得保护氧化物半导体薄膜层3的表面免受抗蚀剂剥离剂等的损害成为可能。例如使用抗蚀剂剥离剂来除去用于进行构图的抗蚀剂中。图6C示出了对氧化物半导体薄膜层3和第一栅极绝缘体4进行构图之后的薄膜晶体管300。如图6D所示，在对氧化物半导体薄膜层3和第一栅极绝缘体4进行构图之后，形成第二栅极绝缘体6。而后在第二栅极绝缘体6上形成栅电极7。使用栅电极7作为掩模，使用诸如SF6等的气体对第一栅极绝缘体4和第二栅极绝缘体6进行干式蚀刻。图6E示出了对第一栅极绝缘体4和第二栅极绝缘体6进行干式蚀刻之后的薄膜晶体管300的截面图。如图6E所示，以自对准方式形成第一栅极绝缘体4、第二栅极绝缘体6和栅电极7。由于未用干式蚀刻来蚀刻氧化物半导体薄膜层3，所以氧化物半导体薄膜层3的每一端都未由第一栅极绝缘体4覆盖，使得氧化物半导体薄膜层3的端部都处于未被覆盖状态。在对第一栅极绝缘体4和第二栅极绝缘体6进行构图之后，在氧化物半导体薄膜层3的整个厚度上对源/漏区32进行离子(用作氧化锌的施主)掺杂。源/漏区32是未掩蔽区域，其与掩蔽有栅电极7的沟道区31邻接。施主离子包括，例如，通过将第m族元素离子化而获得的离子。第III族元素可以是铟、镓、铝等中的至少一种。优选地，在掺杂过程中使用离子注入技术。在离子注入技术中，将具有数keV到数MeV的能量的加速离子发射并掺杂到靶目标中。使用离子注入技术，在形成氧化物半导体薄膜层3之后，可以对源/漏区32掺杂离子。另夕卜，如图6F所示，离子掺杂在掺杂区和未掺杂区之间形成界面，所述界面分别与第一栅极绝缘体4的边缘相一致。例如，施主离子可以为由氢(H)、氦(He)、氖(Ne)、氩(Ar)、氪(Kr)、氟(F)、氤(Xe)以及氧(O)中的至少一种离子化而获得的离子。由于通过等离子体分解等易于获得这些离子，所以不需要质量分层(masssegregation)来大面积掺杂离子。根据本实施例的源/漏区32对处于暴露状态。离子被直接掺杂到源/漏区32对，而不穿过第一栅极绝缘体4和第二栅极绝缘体6。这样减小掺杂中所用的加速电压，从而减小由对源/漏区32对以外的其他区域的离子掺杂而造成的损伤。现在将解释源/漏区32对的电阻减小的机制。源/漏电极32对的电阻减小是由掺杂离子取代氧和锌(即，氧化锌成份)引起的，其中掺杂离子被迫使进入氧化锌的晶格位置。掺杂离子进入氧化锌的晶格位置被称为离子活化，是由活化处理引起的。如果氧化物半导体薄膜层3的晶格间距d^为2.602A到2.604A,类似于所谓的单晶氧化锌的晶格间距，则很容易通过活化处理(例如在相对低的温度下的热处理)引起氧化物半导体薄膜层3中掺杂的离子的活化。然而，在具有较大的晶格间距do()2(如在本发明的结构中)氧化锌中，掺杂离子不太可能进入氧化锌的晶格位置。换句话说，离子活化不太可能发生。这时，氧化物半导体薄膜层3的源/漏区32对在较高温度下经历热处理(活化处理)，从而引起这些区域中掺杂的离子的活化。换句话说，高温下的热处理允许掺杂离子占据间隙位置而进入将被电活化的晶格位置。因而，可以选择性地减小源/漏区32对的电阻，从而抑制从源/漏电极2对到沟道的寄生电阻并抑制电流变化率减小。在施加到源/漏区32对从而活化离子的热处理中所需的温度取决于氧化物半导体薄膜层3的晶格间距d,(源/漏区32对的晶格间距d(X)2)和离子掺杂量。如果氧化物半导体薄膜层3的晶格间距d,至少为2.625A，则热处理的温度优选为至少25(TC,并且更优选地至少为30(TC。这种温度下的热处理可靠减小源/漏区32对的电阻。作为源/漏区32对的活化处理的热处理也对沟道区31增加了热历史。然而，沟道区31的晶格间距doo2至少为2.619A(在本示例中至少为2.625A)并表现出高热阻。因而，沟道区31在整个热历史中保持高电阻。尽管利用热处理作为示例说明了活化处理，然而活化处理可以为激光辐射等。如果将激光辐射作为活化处理实施，则仅源/漏区32对被激光束辐射，因此源/漏区32对被选择性活化。例如，用在激光辐射中的激光可以为紫外光、红外光、可见光等。具体地，有效使用能量至少为3.3eV的紫外光，因为对于氧化锌它表现出高吸收率。由于源/漏区32对处于暴露状态，激光可以直接辐射源/漏区32对。因而易于活化源/漏区32对。在根据本发明第三实施例的薄膜晶体管300中，在对源/漏区32对进行离子掺杂之前，在源/漏区32对上临时形成第一栅极绝缘体4和第二栅极绝缘体6(参见图6B到图6D)。经历了这种处理的源/漏区32对的电阻容易被离子掺杂降低。这是因为在形成第一栅极绝缘体4和第二栅极绝缘体6期间的热历史使源/漏区32对更易于被活化。在根据第三实施例的暴露状态下的源/漏区32对上可形成绝缘体。这时，在形成绝缘体期间的热历史使源/漏区32对活化并降低它们的电阻。具体地，如图6F所示，层间绝缘体9的形成向源/漏区32对增加了热历史。如果在层间绝缘体9的形成中源/漏区32对的电阻被充分地减小，则可以不需要上述的活化处理，从而简化制造方法。可进行还原处理作为源/漏区32对的活化处理。具体地，通过等离子体CVD形成层间绝缘体9，从而使源/漏区32对经受氢气等的还原气氛。在这种处理中，仅源/漏区32对经受还原气氛，而不使沟道区31经受还原气氛。这是可能的，因为第一栅极绝缘体4、第二栅极绝缘体6和栅电极7叠置在沟道区31上。因而，可以选择性地仅减小源/漏区32对的电阻。而后通过在层间绝缘体9中进行光刻来开设接触孔而使部分源/漏电极2对暴露。外部源/漏电极2a经由接触部5a穿过接触孔5分别连接到源/漏电极2。在形成TFT300的最终步骤中，例如使用氧化铟锡(ITO)形成显示电极8。尽管如上所述的薄膜晶体管300包括第一栅极绝缘体4和第二栅极绝缘体6，但薄膜晶体管300可以具有单层栅极绝缘体，用于保护氧化物半导体薄膜层3的表面免遭蚀刻。在这种情况下，在形成栅极绝缘体之前对氧化物半导体薄膜层3进行构图。而后将栅电极7置于栅极绝缘体上，从而在蚀刻栅极绝缘体时将栅电极7用作掩模。类似于薄膜晶体管100和200，在薄膜晶体管300中，需要与衬底1接触的至少一部分氧化物半导体薄膜层3(位于源/漏电极2对之间的部分)的(002)面沿垂直于衬底1的方向具有择优取向，并且该(002)晶格面具有至少为2.619A的晶格间距d(K)2。然而，对于整个氧化物半导体薄膜层3不必要具有这些特性。尽管如上所述的薄膜晶体管300是顶栅薄膜晶体管，其中栅电极7设置在氧化物半导体薄膜层3的上方，然而其可以是底栅薄膜晶体管，其中栅电极7设置在氧化物半导体薄膜层3下方。第四实施例图7示出了根据第四实施例的薄膜晶体管400。根据第四实施例，薄膜晶体管400具有栅极绝缘体4和6，所述栅极绝缘体被构造为覆盖氧化物半导体薄膜层3的整个上表面。因而，与第三实施例的结构相比，在根据第四实施例的薄膜晶体管400中，限定栅极绝缘体4和6的所有端部的蚀刻表面E沿薄膜厚度方向与栅电极7的端部不一致。如果限定栅极绝缘体4和6的各端部的蚀刻表面E与栅电极7的相应端部一致，则与在根据第三实施例的薄膜晶体管300中一样，电流靠近因蚀刻产生的粗糙表面E流过。这导致泄漏电流增大的问题。相反地，对于根据第四实施例的薄膜晶体管400的结构，栅极绝缘体4和6的蚀刻表面E沿薄膜厚度方向与栅电极7的端部不一致，使得无电流流过蚀刻表面E。因而，由于蚀刻表面E的粗糙性，可防止泄漏电流增大。在源/漏区32对的离子掺杂期间，薄膜晶体管400的源/漏区32对不处于暴露状态。另外，在形成层间绝缘体9期间由第一栅极绝缘体4和第二栅极绝缘体6保护源/漏区32对的表面。尽管第一和第二栅极绝缘体4和6的蚀刻表面E以本发明中的相对于源/漏区32的蚀刻表面E的自对准方式形成，蚀刻表面E也可以具有不同形状。例如，栅极绝缘体6和栅电极7的蚀刻表面E和栅极绝缘体4和源/漏区32的蚀刻表面可以以自对准的方式形成，从而获得相似的效果并在离子注入期间减小加速电压。类似于薄膜晶体管100、200和300，在薄膜晶体管400中，需要与衬底1接触的至少一部分氧化物半导体薄膜层3(位于源/漏电极2对之间的部分)的(002)面沿垂直于衬底1的方向具有择优取向，并且该(002)晶格面具有至少为2.619A的晶格间距d,。然而，对于整个氧化物半导体薄膜层3不必都具有这些特性。尽管如上所述的薄膜晶体管400是顶栅薄膜晶体管，其中栅电极7设置在氧化物半导体薄膜层3的上方，然而其可以是底栅薄膜晶体管，其中栅电极7设置在氧化物半导体薄膜层3下方。第五实施例在根据上述第三和第四实施例的交错型TFT中，源/漏区32对的整个厚度都必须掺杂离子。然而，有时对源/漏区32对的整个厚度进行掺杂是不可能的。例如，使用氢(H)、氦(He)、氖(Ne)、氩(Ar)、氪(Kr)、氟(F)、氤(Xe)以及氧(O)等穿过膜的整个厚度掺杂离子是不可能的，即使采用离子注入技术，尽管与其他技术相比离子注入技术通常可将离子掺杂到膜的更深区域。另外，如果膜过厚，穿过膜的整个厚度掺杂离子是不可能的。在这种情况下，使用如在图8中所示的共面薄膜晶体管500。交错型薄膜晶体管的特征结构可应用于共面薄膜晶体管500。在根据本发明的第五实施例的共面薄膜晶体管500中，源/漏电极2对被分别形成在源/漏区32对上。对于该结构，甚至仅源/漏区32对的上表面的低电阻有助于抑制源/漏电极2对和沟道区31之间的电流变化率减小。在共面薄膜晶体管中，可以通过如下方式实施对氢(H)、氦(He)、氖(Ne)、氩(Ar)、氪(Kr)、氟(F)、氙(Xe)以及氧(O)等的掺杂使用等离子体分解使这些离子离子化，然后使源/漏区32对经受该等离子体。尽管如上所述的薄膜晶体管500是顶栅薄膜晶体管，其中栅电极7设置在氧化物半导体薄膜层3的上方，然而其可以是底栅薄膜晶体管，其中栅电极7设置在氧化物半导体薄膜层3下方。第六实施例图9示出了根据本发明第六实施例的底栅薄膜晶体管600。薄膜晶体管600包括形成在衬底1上的栅电极7、在栅电极7之后形成为覆盖栅电极7的栅极绝缘体4、形成在栅极绝缘体4上的氧化物半导体薄膜层3、形成为覆盖氧化物半导体薄膜层3的上表面的第一覆盖层绝缘体11、形成为覆盖氧化物半导体薄膜层3(以及第一覆盖层绝缘体11)的侧表面的第二覆盖层绝缘体12、以及一对源/漏电极2。薄膜晶体管600的栅极绝缘体4具有单层结构。类似于薄膜晶体管100到500，在薄膜晶体管600中，需要氧化物半导体薄膜层3中所使用的氧化锌的(002)面沿垂直于^f底的方向具有择优取向，并且该(002)晶格面具有至少为2.619A的晶格间距d()()2。在薄膜晶体管600中，氧化物半导体薄膜层3被构造为具有与源/漏电极2对连接的连接区。设置在连接区内侧的氧化物半导体薄膜层3部分充当沟道区31。氧化物半导体薄膜层3的外侧部充当源/漏区32对，其包括电阻低于沟道区31的区域。更确切地说，源/漏区32对中的每一个都具有连接区(与源/漏电极2对中的一个连接的区域)，该连接区的电阻低于源/漏区32对的其他区域的电阻。这抑制从源/漏电极2对到沟道的寄生电阻，并抑制电流变化率的减小。接着，将参照图10A到10E来说明薄膜晶体管600的制造方法。如图10A所示，在衬底1上形成栅电极7和栅极绝缘体4。如图10B所示，而后依次在栅极绝缘体4上形成氧化物半导体薄膜层3和第一覆盖层绝缘体ll。在形成第一覆盖层绝缘体11之后，对氧化物半导体薄膜层3和第一覆盖层绝缘体11进行蚀刻。图10C示出了蚀刻之后的薄膜晶体管600的截面图。如在图10C中所示，以自对准方式形成氧化物半导体薄膜层3和第一覆盖层绝缘体11。第一覆盖层绝缘体11被构造为在蚀刻期间保护氧化物半导体薄膜层3。具体地，第一覆盖层绝缘体11充当保护膜，其保护氧化物半导体薄膜层3免遭蚀刻氧化物半导体薄膜层3时所用的各种药剂，例如抗蚀剂剥离剂。这避免了对半导体薄膜层3的表面粗糙化。如图IOD所示，在形成第一覆盖层绝缘体11之后，形成第二覆盖层绝缘体12。而后通过光刻穿过第一和第二覆盖层绝缘体11和12到达氧化物半导体薄膜层3而开设接触孔5。通过穿过接触孔5的离子掺杂而对氧化物半导体薄膜层3进行活化处理(参见图IOD)，从而减小在接触孔5之下的氧化物半导体薄膜层3部分的电阻。由于在接触孔5之下的氧化物半导体薄膜层3部分处于暴露状态，所以易于对这些部分进行离子掺杂和活化处理。在形成薄膜晶体管600的最终步骤中，接触孔5被填满金属材料等(参见图10E)。接触孔5中的该金属材料形成源/漏电极2对。如上所述，设置在连接区(与源/漏电极对连接的区域)内侧的氧化物半导体薄膜层3部分充当沟道区31，而氧化物半导体薄膜层3的外侧部分充当源/漏区32对。由于电阻减小的暴露部分位于源/漏区32对中作为第二区，所以源/漏电极2对和沟道之间的寄生电阻被抑制。已经说明了穿过接触孔5来实施用于减小薄膜晶体管600的氧化物半导体薄膜层3的电阻的处理，其中所述接触孔5是通过光刻形成在第二覆盖层绝缘体12中的(参见图IOD)。使用这种处理，至少部分接触孔5和栅电极7应该在叠置区中彼此叠置。如果不形成这种叠置区，则形成薄膜晶体管600的偏移(offset)结构，其中在沟道和源/漏区32之间形成高电阻区。这可以增大薄膜晶体管600的寄生电容，并且导致电流变化率减小。如果薄膜晶体管600具有这种结构，即接触孔5和栅电极7的叠置区域不存在，防止沟道和源/漏区32之间的高电阻并减小薄膜晶体管600的寄生电容的一个解决方案是不用光掩模而在第一覆盖层绝缘体11上对抗蚀剂进行构图，从而减小氧化物半导体薄膜层3的电阻。具体地，在对第一覆盖层绝缘体11和氧化物半导体薄膜层3进行构图之后(参见图IOC)，在第一覆盖层绝缘体ll上形成抗蚀剂。抗蚀剂暴露于来自衬底侧面的光并被图案化。在离子掺杂和随后进行的用于减小源/漏区32对的电阻的活化处理中抗蚀剂用作掩模，该源/漏区32对位于叠置在栅电极7上面的区域的外侦U。在这种情况下，栅电极应该在沟道长度方向上比氧化物半导体薄膜层3短，而在沟道宽度方向上比氧化物半导体薄膜层3长。在栅电极7正上方的氧化物半导体薄膜层3部分充当沟道区31，而限定其间的沟道区31的氧化物半导体薄膜层3的其他部分充当源/漏区32对。该方法使源/漏区32对的整个区域的电阻减小，该源/漏区32对的整个区域被限定为氧化物半导体薄膜层3中的沟道区31以外的区域。示例下文中，将解释氧化锌薄膜的成膜条件对择优取向和氧化锌膜的晶格间距的影响。使用由三种成膜气压与氩气和氧气作为源气体的混合气体中的三种Ar/02气体流量比之间的组合所形成的九种成膜条件，通过射频磁控溅射在玻璃衬底上形成氧化锌薄膜。三种成膜气压是7Pa、1Pa和0.5Pa。三种Ar/02气体流量比是10/5、10/15和10/30ccm(cc/min)。以下条件用在本示例中。纯度为99.999%的烧结和压制的氧化锌用作耙。衬底温度保持在150'C。衬底和靶之间的距离固定在88mm。氧化锌靶的直径为4英寸cp。所施加的电功率为180W，即，射频功率密度为2.2W/cm2。X射线衍射被用于评价上述九种成膜条件下的氧化锌膜的择优取向和晶格间距。CuKd(波长1.54056A)被用在X射线衍射测量中。已证实所有氧化锌薄膜仅在(002)方向上具有X射线衍射峰。也已证实所有氧化锌薄膜的(002)面具有择优取向。X射线以满足下列布拉格条件的角度进入样品并产生衍射峰，其中d是沿膜厚方向的晶格间距；X是测量中所用的X射线的波长；n是衍射级；而e是x射线的衍射角(弧度)。对于其(002)面具有择优取向的薄膜，d对应于(002)晶格面的晶格间距d(K)2。对于在该测量中所用的CuKal射线，^=1.54056A。在本示例中，n=l。因而，本示例满足下列方程。d=(7x人別56;/(2xw."0。这意味着晶格间距d取决于x射线产生衍射峰时的衍射角e。晶格间距d增大导致衍射角e减小。由于九种成膜条件下形成的所有氧化锌薄膜具有c轴择优取向，所以对于本示例的氧化锌薄膜所得到的d是晶格间距do()2。晶格间距d啦由X射线的衍射峰的位置计算出来。已有报道，单晶氧化锌沿(002)方向的晶格间距常数2d(K)2在从5.204A到5.208A的范围内。考虑到在单元晶格中有Zn面或O面中的两个，(002)晶格面具有单晶氧化锌的晶格间距(I,,即在20602A到2.604A的范围内。图11示出了对于不同的成膜气压的氧化锌薄膜的(002)衍射峰的位置的变化。Ar/02气体流量比固定为10/15ccm。在图11中，曲线lll、112和113分别表示当成膜气压为7Pa、1Pa和0.5Pa时的结果。纵坐标表示X射线衍射强度(任意单位)，而横坐标表示衍射峰位置20。如图11所示，成膜气压从7Pa降到0.5Pa，使得X射线衍射峰位置递减地偏移，这表示(002)面的晶格间距doo2增大。图12示出了根据在不同气体流量比的情况下所获得的X射线衍射结果的晶格间距doo2对成膜压力的依赖关系。在图12中，曲线121、122和123分别表示当气体流量比Ar/02为10/5、10/15和10/30ccm时的结果。纵坐标表示晶格间距dQ()2,而横坐标表示在形成氧化锌膜期间的成膜气压。单晶氧化锌的晶格间距分布在图12所示的范围A中。如图12所示，成膜气压或Ar/02气体流量比越低，晶格间距d。Q2越大。应该注意，可以通过改变成膜条件来控制氧化锌的晶格间距(即，晶格常数)。在图11和图12中示出的九种数据在下表1中示出。字母A-I分别表示九种氧化锌薄膜。表1<table>tableseeoriginaldocumentpage34</column></row><table>接着，将说明氧化锌薄膜的热阻和晶格间距之间的关系。图13示出了氧化锌薄膜的薄层电阻对热处理温度的依赖关系。在图13中，曲线131、132、133和134分别表示其中(002)晶格面的晶格间距d啦为2.605A(薄膜I)、2.619A(薄膜B)、2.625A(薄膜E)和2.636A(薄膜H)的氧化锌薄膜的薄层电阻。在真空中热处理两小时之后测量薄层电阻。纵坐标表示薄层电阻，而横坐标表示退火温度。由于氧化锌薄膜的薄层电阻在20(TC以下表现出相同的特性，所以在这一范围内，曲线132、133和134彼此重叠。对于其中(002)晶格面的晶格间距d。Q2为2.605A(这一晶格间距近似等于单晶氧化锌的晶格间距d^)的氧化锌薄膜(薄膜I,图13中的曲线131)，20(TC的热处理使得电阻率从沉积态(膜刚形成之后)中的氧化锌薄膜的高电阻(10140/口薄层电阻)至少减小3个数量级。向晶格间距d。。2为2.605A的氧化锌薄膜施加25(TC的热处理使得电阻率从沉积态中的氧化锌薄膜的高电阻(1014Q/ci，薄层电阻)近似减小10个数量级。对于其中(002)晶格面的晶格间距d。Q2为2.619A的氧化锌薄膜(薄膜B，图13中的曲线132)，20(TC的热处理不使氧化锌的电阻率从沉积态中的氧化物半导体薄膜的电阻显著减小。向相同氧化锌薄膜施加250'C的热处理使得电阻率减小大约5个数量级，小于当向晶格间距d,为2.605A的氧化锌薄膜施加25(TC的热处理时得到的电阻率减小的约9个数量级。对于其中(002)晶格面的晶格间距d。。2为2.625A的氧化锌薄膜(薄膜E，图13中的曲线133)，20(TC的热处理使得电阻率减小约2个数量级。对于晶格间距d^为2.636A的氧化锌薄膜(薄膜H，图13中的曲线134)，相同的热处理使得电阻率减小的更少，约1个数量级。(如上所述，在200°C以下，氧化锌膜E和H的薄层电阻率表现出的特性与氧化锌膜B的薄层电阻率的特性相同)。因此，晶格间距d。02增大使电阻率开始减小的温度减小，由此提高热阻。由于以上结果，在本发明中，优选地，使用晶格间距d啦至少为2.619A并表现出高热阻的氧化物半导体薄膜层作为具有高热阻的氧化物半导体薄膜层。更确切地说，使用晶格间距d。Q2至少为2.625A的氧化物半导体薄膜层。由上述结果发现，根据本发明第二实施例的薄膜晶体管200表现出极好的TFT性倉巨。例如，如果晶格间距doo2为2.625A的氧化锌薄膜被用作氧化物半导体薄膜层3，并且如果在形成第一栅极绝缘体4时使用250°C的热处理，则优选地使用晶格间距dQC2为2.619A或更小的氧化锌薄膜作为接触层10，从而将接触层10对的电阻控制为比氧化物半导体薄膜层3的电阻小至少2个数量级。接触层10对的电阻和氧化物半导体薄膜层3的电阻之间的这种差异足够用于在源/漏电极2对和氧化物半导体薄膜层3之间提供更好的接触。更确切地说，晶格间距doo2至少为2.605A或更小的氧化锌薄膜被用作接触层，从而将接触层10对的电阻控制为比氧化物半导体薄膜层3的电阻小至少6个数量级。或者，如果使用晶格间距dQ()2为2.619A的氧化锌薄膜作为氧化物半导体薄膜层3，并且如果在形成第一栅极绝缘体4时使用250。C的活化处理，则优选地使用晶格间距d^为2.605A或更小的氧化锌薄膜作为接触层10对，从而将接触层10对的电阻控制为比氧化物半导体薄膜层3的电阻小至少2个数量级。接着，观B式薄膜晶体管的TFT性能，以表明本发明的效果。根据以下方法(参见图2)制备薄膜晶体管IOO(参见图1)。提供由无碱玻璃构成的衬底1，其主要包括Si02和A1203。在该衬底l上形成由铟锡氧化物构成的源/漏电极2，厚度为40nm通过射频磁控溅射在衬底1和源/漏电极2对的所有暴露表面上沉积氧化锌薄膜，从而形成60nm厚的氧化物半导体薄膜层3。形成氧化物半导体薄膜层3之后，在该氧化物半导体薄膜层3的整个上表面上形成厚度为50nm的由SiN构成的第一栅极绝缘体4。使用SiH4+NH3+N2气体通过等离子体加强化学气相沉积(PCVD)在25(TC下形成第一栅极绝缘体4。而后在第一栅极绝缘体4上覆盖光刻胶并对其进行构图。使用图案化的光刻胶作为掩模，利用CF4+02气体对第一栅极绝缘体4进行干式蚀刻。1:虫刻第一栅极绝缘体4之后，利用0.2%的HN03溶液对氧化物半导体薄膜层3进行湿式蚀刻，从而除去光刻胶。而后在衬底l、源/漏电极2、氧化物半导体薄膜层3和第一栅极绝缘体4的所有暴露表面上形成厚度为300nm的由SiNx构成的第二栅极绝缘体6。使用SiH4+NH3+N2气体通过等离子体加强化学气相沉积(PCVD)在25(TC下形成第二栅极绝缘体6。形成第二栅极绝缘体6之后，在源/漏电极2对的上部中开设接触孔。最后，在第二栅极绝缘体6上形成厚度为100nm的由Cr构成的栅电极7，然后使用相同的材料形成外部源/漏电极2a。在形成薄膜晶体管100(用于TFT性能测试)的最终步骤中，外部源/漏电极2a经由接触部5a穿过接触孔5被分别连接到源/漏电极2。使用具有不同晶格间距的各氧化锌薄膜通过上述制造工艺制备三种样品薄膜晶体管。使用晶格间距d。02为2.605A的氧化锌薄膜(薄膜I)作为氧化物半导体薄膜层3来形成控制薄膜晶体管，下文中称为薄膜晶体管101。使用晶格间距dco2为2.625A的氧化锌薄膜(薄膜E)作为氧化物半导体薄膜层3来形成下文中称为薄膜晶体管102的薄膜晶体管。使用晶格间距d002为2.630A的氧化锌薄膜(薄膜G)作为氧化物半导体薄膜层3来形成下文中称为薄膜晶体管103的薄膜晶体管。薄膜晶体管100和控制薄膜晶体管具有顶栅结构。在顶栅结构中，氧化物半导体薄膜层3的上部被用作沟道区。与底栅薄膜晶体管中的氧化物半导体薄膜层3相比，顶栅薄膜晶体管中的氧化物半导体薄膜层3受到在氧化物半导体薄膜层3上形成第一栅极绝缘体4时产生的热的更为直接的影响。使用顶栅薄膜晶体管能够获得以下结果，即更准确反映施加给氧化物半导体薄膜层的热的影响的结果。如下文所述，测试由上述工艺形成的薄膜晶体管IOI、102和103中每一个的TFT性能。图14示出了薄膜晶体管101、102和103的漏极电流随着施加给薄膜晶体管IOI、102和103的各种栅极电压的变化。在图14中，纵坐标表示漏极电流Id的数量级，而横坐标表示所施加的栅极电压Vg的数量级。在本测试中使用恒定的漏极电压Vd。如图14所示，包括晶格间距d。Q2至少为2.605A的氧化物半导体薄膜层的薄膜晶体管101允许恒定的漏极电流保持不受栅极电压变化的影响。这意味着薄膜晶体管101工作在所谓的常开模式或耗尽模式。换句话说，薄膜晶体管101不能起到薄膜晶体管的作用。如图13中的曲线131所示，薄膜晶体管101的氧化物半导体薄膜层具有与单晶氧化锌的晶格间距doo2相同的晶格间距cU2，并且表现出弱热阻。在形成第一栅极绝缘体4期间的热历史造成锌和氧从沟道区解吸，其中沟道区位于氧化物半导体薄膜层3的表面的周围。所述解吸在氧化物半导体薄膜层中形成缺陷，其使氧化物半导体薄膜层的电阻减小。因此，薄膜晶体管101不能起到TFT作用。晶格间距do"为2.630A的TFT103的漏极电流在2V的栅极电压下增大。这意味着TFT103足以起到TFT的作用。晶格间距doo2为2.625A的TFT102的漏极电流比TFT103表现出更高的增大特性。另夕卜，与TFT103相比，TFT102的漏极电流值在10V的栅极电压下提高至少1个数量级。如上所述，晶格间距doo2的增大导致热阻的增大。增大的热阻抑制氧化物半导体薄膜层中的缺陷，从而提高TFT性能。TFT102的性能比晶格间距do。2较大的TFT103的性能好可能是因为以下原因，即TFT102的薄膜E(晶格间距dQ()2=2.625A)中的晶化程度高于TFT103的薄膜G(晶格间距d002=2.630A)中的晶化程度，参照曲线113(薄膜D:doQ2=2.639A)和曲线112(薄膜E:doQ2=2.625A)的X射线衍射强度之间的比较。尽管图中未示出，实施对薄膜E和薄膜G的X射线衍射强度进行比较的测试，该测试揭示了薄膜G中的更高的晶化程度。在本示例中，己测试了顶栅薄膜晶体管的TFT性能。这是因为与底栅薄膜晶体管相比，顶栅薄膜晶体管对热历史更敏感。然而，在氧化物半导体薄膜层上形成保护性绝缘体期间的热历史也在底栅薄膜晶体管中造成缺陷，以致于尤其影响背沟道(backchannel)。对背沟道的影响使TFT性能改变。因而，根据本发明的高电阻氧化物半导体薄膜层也可以用在底栅薄膜晶体管中。本发明中包括的半导体元件不限于薄膜晶体管，而可以是其他种类的半导体元件。本发明不仅可以用在薄膜晶体管中，而且可以用在其他半导体器件中。本发明在以下结构中尤其有用，即其中氧化物半导体薄膜层受到在该氧化物半导体薄膜层上形成绝缘体期间的热历史的影响。最后，对在第三到第六实施例中所描述的包括离子掺杂的氧化物半导体薄膜层的薄膜晶体管进行测试。图15是示出离子掺杂的氧化锌薄膜的热阻的曲线图。在图15中，曲线151和152分别表示晶格间距doo2为2.605A的氧化锌薄膜(薄膜I)的热阻和晶格间距doo2为2.636A的氧化锌薄膜(薄膜H)的热阻，这两种薄膜都掺杂有镓(Ga)离子。所述薄膜在真空中热处理两个小时。样品温度降到20(TC以下之后，薄膜经受气氛。图15示出了经受气氛之后测得的薄膜的薄层电阻率。纵坐标表示薄层电阻率，而横坐标表示退火温度。在掺杂镓时，不加热而掺杂能量为80eV的lxlO"/cii^的加速镓离子。离子掺杂之后，晶格间距doo2为2.605A的氧化锌薄膜的电阻减小(参见图15中的曲线151)，其中其晶格间距d。。2与单晶氧化锌的晶格间距do02近似。在离子掺杂之后，晶格间距do。2为2.636A的氧化锌薄膜的电阻未明显减小。然而，离子掺杂之后的热处理使晶格间距4。2为2.636A的氧化锌薄膜的电阻减小(参见图15中的曲线152)。如由图13中的曲线134所示，未离子掺杂的氧化锌薄膜一直保持高电阻，直到约25(TC。该热处理造成未离子掺杂的氧化锌薄膜的电阻和离子掺杂的氧化锌薄膜的电阻之间的差异。具体地，约200到250'C下的热处理使得离子掺杂的氧化锌的电阻能够保持在高水平(如由图13中的曲线134所示)，而将未离子掺杂的氧化锌的电阻减小到充分低于离子掺杂的氧化锌的电阻的水平(如由图15中的曲线152所示)。如果薄膜晶体管被形成为包括具有大晶格间距d,的氧化物半导体薄膜层，则掺杂离子不足以减小氧化物半导体薄膜层的电阻从而适当形成一对源/漏区。活化处理(例如，热处理)被进一步用于仅减小离子掺杂区的电阻，以便适当形成一对源/漏区。另外，未离子掺杂区(即，沟道区)在整个活化处理期间都保持高电阻，从而提供具有高电流驱动能力的薄膜晶体管。晶格间距d。。2为2.605A、热处理温度为200。C或更高使得离子掺杂的氧化锌(参见图15中的曲线151)和未离子掺杂的氧化锌(参见图13中的曲线131)的电阻都减小。结果，保持沟道区的高电阻从而形成晶格间距doQ2为2.605A并具有高电流驱动能力的薄膜晶体管是不可能的。离子掺杂之后由热处理引起的电阻减小率依赖于掺杂离子的量、掺杂离子的类型或热处理。如上所述，根据本发明的包括氧化锌氧化物半导体薄膜层的半导体器件表现出极好的性能，并且适于用作例如液晶显示设备等中的驱动元件。权利要求1、一种半导体器件，包括衬底(1)；以及包括由氧化锌构成的氧化物半导体薄膜层(3)的半导体元件，所氧化物半导体薄膜层(3)形成在所述衬底上，并且至少一部分所述氧化物半导体薄膜层(3)包括如下的(002)晶格面，即沿垂直于所述衬底的方向具有择优取向并且其晶格间距d002至少为id="icf0001"file="A2007800012300002C1.tif"wi="14"he="4"top="71"left="109"img-content="drawing"img-format="tif"orientation="portrait"inline="yes"/>的(002)晶格面。2、根据权利要求1所述的半导体器件，其中整个所述氧化物半导体薄膜层(3)包括如下的(002)晶格面，即沿垂直于所述衬底(1)的方向具有择优取向并且其晶格间距d啦至少为2.619A的(002)晶格面。3、根据权利要求1所述的半导体器件，其中所述氧化物半导体薄膜层(3)与所述衬底(1)接触的部分包括如下的(002)晶格面，即沿垂直于所述衬底的方向具有择优取向并且其晶格间距do()2至少为2.619A的(002)晶格面。4、根据权利要求1所述的半导体器件，其中所述氧化物半导体薄膜层(3)的所述(002)晶格面的所述晶格间距d自至少为2.625A。5、根据权利要求1所述的半导体器件，进一步包括形成在所述氧化物半导体薄膜层(3)上的绝缘膜(4、6、9、11、12)。6、根据权利要求1所述的半导体器件，其中所述半导体元件包括薄膜晶体管。7、一种半导体器件，包括-衬底(1);由氧化锌构成的氧化物半导体薄膜层(3)，其形成在所述衬底上，并且至少一部分所述氧化物半导体薄膜层(3)包括如下的(002)晶格面，即沿垂直于所述衬底的方向具有择优取向并且其晶格间距dw)2至少为2.619A的(002)晶格面；以及由氧化锌构成的接触层(10)，将其形成为与所述氧化物半导体薄膜层接触，并且所述接触层(10)中的每一个的至少一部分包括如下的(002)晶格面，即沿所述垂直于所述衬底的方向具有择优取向并且其晶格间距d,小于所述氧化物半导体薄膜层的所述(002)晶格面的所述晶格间距d,的(002)晶格面。8、根据权利要求7所述的半导体器件，其中整个所述氧化物半导体薄膜层(3)和整个所述接触层(10)包括如下的(002)晶格面，即沿垂直于所述衬底的方向具有择优取向并且其晶格间距d。。2至少为2.619A的(002)晶格面。9、根据权利要求7所述的半导体器件，其中所述氧化物半导体薄膜层(3)与所述衬底(1)接触的的部分以及所述接触层(10)与所述衬底接触的的部分包括如下的(002)晶格面，即沿垂直于所述衬底的方向具有择优取向并且其晶格间距do()2至少为2.619A的(002)晶格面。10、根据权利要求7所述的半导体器件，其中所述接触层(10)的所述(002)晶格面的所述晶格间距d(K)2不大于2.605A。11、根据权利要求7所述的半导体器件，其中所述氧化物半导体薄膜层(3)的所述(002)晶格面的所述晶格间距d,至少为2.625A，而所述接触层(10)的所述(002)晶格面的所述晶格间距doo2不大于2.619A。12、根据权利要求ll所述的半导体器件，其中所述接触层(10)的所述(002)晶格面的所述晶格间距d,不大于2.605A。13、根据权利要求7所述的半导体器件，进一步包括经由所述接触层(10)电耦合到所述氧化物半导体薄膜层(3)的一对源/漏电极(2);栅极绝缘体(4、6);以及形成在所述栅极绝缘体上的栅电极(7);其中所述氧化物半导体薄膜层、所述接触层、所述源/漏电极对、所述栅极绝缘体以及所述栅电极构成薄膜晶体管。14、一种半导体器件，包括衬底(1);以及由氧化锌构成的氧化物半导体薄膜层(3),其形成在所述衬底上，并且至少一部分所述氧化物半导体薄膜层(3)包括如下的(002)晶格面，即沿垂直于所述衬底的方向具有择优取向并且其晶格间距d()(,2至少为2.619A的(002)晶格面；其中所述氧化物半导体薄膜层包括由本征氧化锌构成的第一区(31)和由掺杂有离子的氧化锌构成的第二区(32)，所述离子充当氧化锌的施主，以及其中所述第二区的电阻低于所述第一区的电阻。15、根据权利要求14所述的半导体器件，其中整个所述氧化物半导体薄膜层(3)包括如下的(002)晶格面，即沿垂直于所述衬底(1)的方向具有择优取向并且其晶格间距d。。2至少为2.619A的(002)晶格面。16、根据权利要求14所述的半导体器件，其中与所述衬底(1)接触的所述氧化物半导体薄膜层(3)的一部分包括如下的(002)晶格面，即沿垂直于所述衬底的方向具有择优取向并且其晶格间距d,至少为2.619A的(002)晶格面。17、根据权利要求14所述的半导体器件，其中所述氧化物半导体薄膜层(3)的所述(002)晶格面的所述晶格间距d。。2至少为2.625A。18、根据权利要求14所述的半导体器件，进一步包括电耦合到所述氧化物半导体薄膜层(3)的所述第二区(32)的一对源/漏电极(2);栅极绝缘体(4、6);以及栅电极(7)，其形成在所述栅极绝缘体上，从而经由所述栅极绝缘体位于所述氧化物半导体薄膜层的所述第一区(31)之上；其中所述氧化物半导体薄膜层、所述源/漏电极对、所述栅极绝缘体和所述栅电极构成薄膜晶体管。19、根据权利要求14所述的半导体器件，其中通过使至少一种第III族元素离子化而获得所述充当氧化锌的施主的离子。20、一种半导体器件的制造方法，包括提供衬底(1);以及在所述衬底上沉积由氧化锌构成的氧化物半导体薄膜层(3)，使得处于沉积态中的所述氧化物半导体薄膜层的至少一部分包括如下的(002)晶格面，即沿垂直于所述衬底的方向具有择优取向并且其晶格间距d,至少为2.619A的(002)晶格面。21、根据权利要求20所述的半导体器件的制造方法，其中处于所述沉积态中的整个所述氧化物半导体薄膜层(3)包括如下的(002)晶格面，即沿垂直于所述衬底(1)的方向具有择优取向并且其晶格间距d,至少为2.619A的(002)晶格面。22、根据权利要求20所述的半导体器件的制造方法，其中与所述衬底(1)接触的处于所述沉积态中的所述氧化物半导体薄膜层(3)的一部分包括如下的(002)晶格面，即沿垂直于所述衬底的方向具有择优取向并且其晶格间距doo2至少为2.619A的(002)晶格面。23、根据权利要求20所述的半导体器件的制造方法，其中处于所述沉积态中的所述氧化物半导体薄膜层(3)的所述(002)晶格面的所述晶格间距d加2至少为2.625A。24、一种半导体器件的制造方法，包括提供衬底(1);沉积由氧化锌构成的氧化物半导体薄膜层(3)，使得处于沉积态中的所述氧化物半导体薄膜层的至少一部分包括如下的(002)晶格面，即沿垂直于所述衬底的方向具有择优取向并且其晶格间距d(X)2至少为2.619A的(002)晶格面；以及沉积接触层(10)，使其与所述氧化物半导体薄膜层接触，使得处于沉积态中的所述接触层中的每一个的至少一部分包括如下的(002)晶格面，即沿垂直于所述衬底的方向具有择优取向并且其晶格间距d(K)2小于所述氧化物半导体薄膜层的所述(002)晶格面的所述晶格间距do。2的(002)晶格面。25、根据权利要求24所述的半导体器件的制造方法，其中均处于沉积态中的整个所述氧化物半导体薄膜层(3)和整个所述接触层(10)包括如下的(002)晶格面，即沿垂直于所述衬底(1)的方向具有择优取向并且其晶格间距doo2至少为2.619A的(002)晶格面。26、根据权利要求24所述的半导体器件的制造方法，其中处于所述沉积态中的所述氧化物半导体薄膜层(3)与所述衬底(1)接触的部分和处于所述沉积态中的所述接触层(10)与所述衬底接触的部分包括如下的(002)晶格面，即沿垂直于所述衬底的方向具有择优取向并且其晶格间距d,至少为2.619A的(002)晶格面。27、根据权利要求24所述的半导体器件的制造方法，其中处于所述沉积态中的所述接触层(10)的所述(002)晶格面的所述晶格间距d,不大于2.605A。28、根据权利要求24所述的半导体器件的制造方法，其中处于所述沉积态中的所述氧化物半导体薄膜层(3)的所述(002)晶格面的所述晶格间距d。。2至少为2.625A,并且处于所述沉积态中的所述接触层(10)的所述(002)晶格面的所述晶格间距d。02不大于2.619A。29、根据权利要求28所述的半导体器件的制造方法，其中处于所述沉积态中的所述接触层(10)的所述(002)晶格面的所述晶格间距d。。2不大于2.605A。30、一种半导体器件的制造方法，包括提供衬底(1);在所述衬底上沉积由氧化锌构成的氧化物半导体薄膜层(3)，使得处于沉积态中的至少一部分所述氧化物半导体薄膜层包括如下的(002)晶格面，即沿垂直于所述衬底的方向具有择优取向并且其晶格间距至少为2.619A的(002)晶格面。对所述氧化物半导体薄膜氧化层的多个区域掺杂离子，以形成掺杂有所述离子的第二区，从而将所述氧化物半导体薄膜层的第一区(31)限定为除了所述第二区(32)之外的区域，其中所述离子充当氧化锌的施主；以及对所述第二区进行活化处理。31、根据权利要求30所述的半导体器件的制造方法，其中处于所述沉积态中的整个所述氧化物半导体薄膜层(3)包括如下的(002)晶格面，即沿垂直于所述衬底(O的方向具有择优取向并且其晶格间距d,至少为2.619A的(002)晶格面。32、根据权利要求30所述的半导体器件的制造方法，其中与所述衬底(1)接触的处于所述沉积态中的所述氧化物半导体薄膜层(3)的一部分包括如下的(002)晶格面，即沿垂直于所述衬底的方向具有择优取向并且其晶格间距d。。2至少为2.619A的(002)晶格面。33、根据权利要求30所述的半导体器件的制造方法，其中所述活化处理包括热处理。34、根据权利要求30所述的半导体器件的制造方法，其中处于所述沉积态中的所述氧化物半导体薄膜层(3)的所述(002)晶格面的所述晶格间距d(W2至少为2.625A。35、根据权利要求30所述的半导体器件的制造方法，进一步包括形成耦合到所述氧化物半导体薄膜层(3)的源/漏电极(2);形成栅极绝缘体(4、6);以及在所述栅极绝缘体上形成栅电极(7);其中所述氧化物半导体薄膜层、所述源/漏电极、所述栅极绝缘体和所述栅电极用作薄膜晶体管，其中所述氧化物半导体薄膜层的所述第一区(31)用作沟道。36、根据权利要求35所述的半导体器件的制造方法，进一步包括通过将所述栅电极(7)用作掩模，从所述氧化物半导体薄膜层(3)的所述第二区(32)中除去所述栅极绝缘体(4、6)而使所述氧化物半导体薄膜层的所述第二区暴露出来。37、根据权利要求36所述的半导体器件的制造方法，其中在使所述氧化物半导体薄膜层的所述第二区暴露出来之后，对所述氧化物半导体薄膜层(3)进行离子掺杂，从而形成所述第二区(32)，其中所述离子充当氧化锌的施主。38、根据权利要求36所述的半导体器件的制造方法，其中通过在所暴露的第二区(32)上形成绝缘膜(4、9、11)而实施所述活化处理。39、根据权利要求30所述的半导体器件的制造方法，其中利用使至少--种第III族元素离子化所获得的离子来对所述氧化物半导体薄膜层(3)的所述第二区(32)的至少一部分进行掺杂。全文摘要一种半导体器件，包括由氧化锌构成的所述氧化物半导体薄膜层(3)。至少一部分所述氧化物半导体薄膜层的(002)晶格面沿垂直于所述半导体器件的衬底(1)的方向具有择优取向，并且该(002)晶格面具有至少为2.619的晶格间距d₀₀₂。文档编号H01L29/786GK101356652SQ200780001230公开日2009年1月28日申请日期2007年5月28日优先权日2006年6月2日发明者古田守,古田宽,平尾孝,平松孝浩,松田时宜申请人:日本财团法人高知县产业振兴中心;卡西欧计算机株式会社