专利名称：含有连接表面层和衬底区域的部分soi结构制造方法
技术领域：
本发明涉及新结构的半导体组件或MEMS类型器件的制造，特别 是SOI和SOI类型器件的制造。
背景技术：
使用能够特别获得悬挂在腔体的单晶硅薄膜的SOI (绝缘体上硅)材料来制造大量的微系统或MEMS (微机电系统)。在电力电子和微系统领域的各种应用中，具有组合了 "体"硅衬底和SOI衬底(即，包括在有源层4下的嵌入氧化物(例如SiO》的局部区域2，如图l所示)功能的结构可以具有很大的优势。为了得到这种结构，已经提出了很多方法，例如文件FR0216646。 在该类型方法中，必须考虑的一个问题就是异质表面。 如图1所示，在生产具有SOI区和Si区的结构时就存在这个问题。 更具体地，目的是为了发现一种比现有方法更简单的技术，特别是克服要求采用特殊方法的与存在的异质表面相关的问题。发明内容本发明首先涉及一种半导体结构的生产方法，这种结构包括表面层，至少一个埋入层或嵌入层，以及支撑，该方法包括 -采用第一材料在第一支撑或衬底上形成图形的步骤； -由第二半导体材料在所述图形之间和之上形成层的步骤； -对半导体层进行热处理以全部或部分地改变其结晶度的步骤； -组装所述半导体层与第二支撑或衬底的步骤。 半导体层可以由单晶硅和/或多晶硅和/或非晶硅构成。 半导体层还可以包含第一类型结晶度的区域和与第一类型结晶度不同的第二类型结晶度的区域。例如，它包含非晶材料的区域和多晶材料的区域。另一个例子中，它包含晶体区域和非晶或者多晶材料的区域。
本发明还涉及一种制造半导体结构的方法，该结构包括表面层， 至少一个埋入层或嵌入层，以及支撑或者衬底，该方法包括 -采用第一材料在第一支撑或衬底上形成图形的步骤； -在所述图形之间和之上形成由非晶硅或者单晶硅构成的第二层 的步骤；-组装该第二层与第二支撑或衬底的步骤。可以对半导体层进行热处理步骤，以便全部或部分地改变其结晶度。半导体层可以包含第一类型结晶度的区域和与第一类型结晶度不 同的第二类型结晶度的区域。例如，它包含非晶材料的区域和多晶材 料的区域。另一个例子中，它包含晶体区域和非晶或者多晶材料的区 域。该发明还涉及另外一种半导体结构的生产方法，该结构包括表面 层，至少一个埋入层或嵌入层，以及支撑或衬底，该方法包括 -采用第一材料在第一支撑或衬底上形成图形的步骤； -在所述图形之间和之上形成半导体层的步骤，该半导体层包括第 一类型结晶度的区域和与第一类型结晶度不同的第二类型结晶度的区 域；-组装第二层与第二支撑或衬底的步骤。 半导体层例如可以由单晶硅和/或多晶硅和/或非晶硅构成。 例如可以从可以是绝缘层的--层上形成图形，例如氧化物层或氮化物层。例如，它可以由热氧化来得到，或者采用LPVCD技术来进行氧化物沉积，或者采用PEVCD技术来进行氧化物沉积。图形可以由任何应用在微电子领域中的其它常规方法来得到。总的来说，可以形成图形的层可以是由不同材料和/或多层构成的。 总的来说，半导体层也可以通过外延或沉积来形成；在外延的情况下，可以在依赖于执行外延的表面并且生长完成后能够得到相对平坦表面的速度形成半导体层。在与第二衬底组装之前，可以执行半导体层平坦化的步骤。 在组装半导体层与第二支撑或衬底之前，可以对该半导体层表面进行亲水或疏水准备的歩骤。
在组装导体层与第二支撑或衬底后，可以进行退火步骤。可以执行减薄歩骤，以及在减薄前或后对减薄衬底的可选的寻径 阶段或磨边步骤。本发明还涉及一种半导体器件，包括表面层，至少一个嵌入层， 和支撑或衬底，嵌入层包括非晶硅或者单晶硅的第一子层以及包括交 替的第一材料的图形和非晶硅或单晶硅区域的第二子层。本发明还涉及一种半导体器件，包括表面层，至少一个埋入层或 者嵌入层，以及支撑或衬底，埋入层或嵌入层包括第一子层和第二子 层，第一子层包括交替的第一材料的图形和第二半导体材料的区域， 第二子层包括第一类型结晶度的区域和第二类型结晶度的区域。第二子层可以由单晶硅和/或多晶硅和/或非晶硅组成。基于本发明的一种方法，可以获得包括可变厚度的有源表面层的 结构，其某些区域例如通过嵌入或埋入的氧化物层与衬底隔开，其余 的区域作为半导体(例如Si)体块(或大块的)；甚至存在与衬底竖直 的热和/或电传导。基于本发明的一种方法，可以获得包括可变厚度的有源表面层的 结构，其某些区域例如通过嵌入或埋入的氧化物层与衬底隔开，其余 的区域作为半导体(例如Si)体块(或大块的)；甚至存在与衬底竖直 的热和/或电传导。与已知的一些技术相比，本发明避免了异质表面(例如含有交替的Si02/Si)的平坦化处理。要进行平坦化的表面是同质的(例如是沉积的硅或通过外延生长获得的硅)，无论哪种情况，都能够避免进行特 殊和复杂的平坦化方法，以解决不同侵蚀速度("碟形")的问题。本发明也可以应用于其它的半导体中，例如Ga、 SiC、 AsGa、 InP 或者SiGe。
图1显示了混合的BSOI型结构；图2A至2G显示了依据本发明的制造方法的各个步骤；图3显示了本发明的结构的俯视图； 图4显示了依据本发明的可替代器件；图5显示了在不同表面外延生长的情况。
具体实施方式
将参照图2A至图2G，从例如Si 20的半导体材料开始(图2A)， 描述依据本发明的用于得到例如图1中所示结构的方法。首先生长层22，它将作为通过图形、例如介电层特别是氧化物(例 如二氧化硅)构成的埋入层或者嵌入层或者埋入或嵌入层，其厚度将 对应于由埋入或者嵌入到最终结构中期望得到的图形23的厚度(图 2B)。按照应用的预期功能，层22可以由不同方法来得到热氧化、 或者LPCVD氧化物沉积、或者PECVD氧化沉积等等。该嵌入层22 可以由不同的材料(例如如SixNy的氮化物禾Q/或如八1203的氧化物和 /或掺杂的硅氧化物(PSG或者BPSG型，等等))，和/或多层(如SixNy 的氮化物和/或如A1203的氧化物和/或如(PSG或BPSG的掺杂的硅氧 化物)构成。接着，在层22中定义图形23的分布。例如通过光刻和刻蚀层22 将这些图形之间的区域24刻蚀到下面衬底20的水平(图2C)。因此， 在衬底的表面，得到交替的图形23和图形之间的区域24。图形23的 分布可以通过任何其它技术得到，不仅仅是刻蚀。其分布可根据应用 的需要来安排。此外，图形可以有不同的形状(从俯视图上看圆形、 和/或方形、和/或其它图形等)以及不同的尺寸(亚微米到毫米)。图 形23之间的区域24可以达到衬底20的表面21 ，从而能够在表面21 上使材料的图形23 (例中给定的氧化物)和这些图形之间没有材料的 并且直接到达衬底20的区域24交替。因此图形直接形成在半导体衬 底20上。可以通过其它的微电子方法例如氧化、氧化沉积、刻蚀、光刻等 的组合得到图形。在如此制备的衬底上执行半导体材料26的沉积或者外延生长(图 2D)。总的来说，图形23上层厚为e的层基本与图形23的形状和分布 匹配。因此半导体材料层26直接形成在图形之上和之间。所述图形之间 的半导体层与半导体衬底20接触。图3给出了一个衬底的例子，从俯视图上看，在该衬底上的图形 23之间制造了填充有材料26的刻蚀的区域24。
同样也可以制造不同于图形3的结构。例如，半导体材料26是硅(非晶、多晶或者单晶)，硅的类型根 据应用的需要和/或每种技术的可能性来选取，特别是根据必须沉积的 厚度来选取。也可以选择其它的半导体材料，例如SiC或GaN或者III 到V族类型的材料，这些材料，也存在具有各种类型的结晶度的可能 (例如，多晶或者单晶SiC)。选择同样类型(材料、掺杂等)的半导体26作为将来表面层20'， 30'(见图2F和图2G)的材料可以很有优势的。然而，在某些情况下， 半导体层26的类型与表面层20'， 30'的类型不同可能是有优势的。材料26交替地接触衬底20的表面21和绝缘图形23。选择沉积材料的厚度e时考虑平坦化带来的形貌降低，从而获得 满足(Ke〈e的厚度e (图2D)，而不会通向氧化物图形23的顶部25， 或者不会使所述顶部没有材料沉积在上面。根据用来制造半导体材料层26的技术类型，可以得到各种的结晶 度例如，在Si的情况下，能够制造单晶硅的外延层，或者采用不同 的技术(LPCVD、 PECVD等等)沉积多晶或者非晶硅。 '将非晶硅沉积在Si (衬底20的表面21)和Si02 (图形23)的交 替区域可以导致在多晶材料(表面21上)和非晶材料(图形23上) 之间交替的层，然而，在Si (表面21)和Si02 (图形23)的交替区域 上外延制造硅通常导致在晶体材料(表面21上)和非晶或者多晶材料 (图形23上)之间交替的层。因此在某些应用中，根据电导和/或热导方面和/或真空技术和/或机 械特征方面的要求，层26在不同的结晶度之间交替可以是有优势的。 因此，如图4所示，可以在包括图形23和半导体材料26之间的交替 的单个子层上形成半导体材料26a和半导体材料26b的交替区域，其 中半导体材料26a具有第一类型的结晶度，半导体材料26b具有不同 于第一类型的第二类型的结晶度。不同组合的示例如下所示。此外，可以根据应用的需要，选择沉积层26的物理属性，例如电 学(导体，结缘体等等)和/或热学(传导性)和/或机械属性。为了实 现这个，能够改变成份(更多或更少的掺杂)和/或层26生成的条件。为了改变层的结晶度，可以对沉积层26执行热处理，例如，可以
沉积非晶和/或多晶硅的层26，然后在IIO(TC退火。在与衬底30 (见图2E)组装和粘附前进行层26的这种热处理， 因此能够从物理上改变所述层26 (通过改变其结晶度)。然后可以使层26达到要求，以得到平滑的表面27 (见图2D)，使 得能够获得与随后键合阶段相兼容的表面状态。可以通过平坦化来实现层26的条件，例如，通过化学机械抛光、 机械减薄或者化学减薄(干法等离子体轰击或RIE:能够改变表面形貌 的反应离子刻蚀)，或者通过这些不同技术的组合。例如，如果按照正在进行生长的表面来控制层26的外延速度，例 如(图5)，半导体材料表面240上的生长速度可以比氧化物区域25 平面的生长速度快，可以基本上减少和/或者避免平坦化过程；控制它 们的相对速度能够在该层生长完成后可以获得相对平整的表面。然后通过分子间粘附将如此制备的衬底20结合到例如由硅组成的 衬底30 (图2E)。下面给出各种可用的不同类型的表面处理和组合。在与衬底进行组装前可以进行亲水或者疏水类型的表面处理。如 果图形23是电绝缘的(例如由氧化物构成)，则期望的最终结构包括 与衬底20' (SOI)隔离开的区域36以及这些区域36之间的导电区域 46 (图2F)。在亲水结合的情况下，在结合界面存在自然的氧化层34，氧化层 34可能损害衬底20和30之间的欧姆接触。在这种情况下，如果在特 殊的应用中需要欧姆接触，可以在高温(>1100°C)对结构进行处理以 使得结合界面处的氧化物分解，从而在导电区域46实现欧姆接触。在某些应用中，可以在较低的温度下执行热处理。在疏水结合的情况下，被放置接触的表面没有氧化物34，从而直 接形成欧姆接触。结合后，结构优选地在高温下进行退火处理， 一方面是为了结合 界面的固结(加强结合的强度)，另外一方面，如上面的亲水结合的情 况中所述，也是为了界面氧化物的分解和产生欧姆接触。进行热处理的温度与结构和/或与产生最终结构随后要进行的步骤 兼容。优选地，在层26沉积后，以优选地高于或者等于随后的结合界面
的固结温度的温度执行热处理步骤。在某些情况下，它可能低于固结温度。例如，在硅的情况下，可以在700到130(TC之间的温度进行热处理。衬底20和/或衬底30可通过其背面进行减薄，以得到未来将在其 中制作组件的活性半导体层20'(图2F)。在图2F中是对衬底20进行 了减薄。当对衬底30进行减薄时，得到类似图2G的结构，其中垫块 23的顶部25转向衬底30'(减薄后的衬底30)，但是通过层36与衬底 30'隔离。在图2F中，转向衬底或者减薄的层20'的是垫块23另外的 顶部25'，在这个例子中顶部甚至与层20'接触。可以通过机械研磨和/或化学机械抛光和/或机械抛光和/或化学刻 蚀(干法或湿法)技术来进行减薄。优选地，衬底20将被减薄(图2F)。也可以通过"Smart-Cut " 类型技术，或者通过衬底裂纹来进行减薄。"Smart-Cut "类型技术例 如ft匕露于A. J. Auberton-Herve等人发表'在International Journal of High Speed Electronics and Systems, Vol 10， N0.l (2000) P. 131-146上的文章 《Why can Smart-Cut change the future of microelectronics 》。下面将提供根据本发明实施的例子。实施例h在本例中，下列步骤将被执行a, )对硅衬底20进行热氧化，例如通过产生2|am的氧化物；b。 光刻图形24以定义未来的SOI和Si区域；Cl)在定义的未来硅区域的平面刻蚀氧化物22，移去刻蚀掩膜；d。 清洗表面，通过LPCVD (大约65(TC)沉积多晶硅(p-Si)层 26，例如沉积厚度大约4pm的层；e, )在110(TC下进行热处理；f\)通过化学机械抛光对p-Si表面26进行平坦化以去除SOI和Si 区域之间的形貌；然而， 一个保留在同质的多晶硅表面上，并且从不移到异质的Si02/Si表面上；gl)亲水型清洗，通过衬底20-图形23-层26-组件与无硅衬底30
的分子粘附设置直接结合的接触；h, )在IIO(TC下进行结合界面的固结热处理；i。 通过机械研磨，接着进行化学机械抛光来减薄衬底20的背面， 例如直至其厚度为IO拜(最终厚度可以根据应用的需要在2阿至几 百微米(例如500(am)之间改变)。最终得到如图2F所示的结构。在本例中，下列步骤将被执行 步骤a2至c2与步骤a,至Cl相同。d2)清洗表面，通过PECVD沉积非晶硅(a-Si)层26，例如沉积 厚度大约5pm的层；e2)在IIO(TC下进行热处理；f2)通过化学机械抛光对a-Si表面26进行平坦化以去除SOI和Si 区域之间的形貌；g2)亲水型清洗，通过衬底20和无硅衬底30的分子粘附设置直接 结合的接触；h2)与h,相同；12) 通过机械研磨，接着进行化学机械抛光来减薄衬底30的背面， 例如直至其厚度为20pm。由此得到如图2G所示的结构。实施例3:在本例中，下列歩骤将被执行a3)对硅衬底20进行热氧化，例如通过生成3pm的氧化物；b3)至C3):与b。至d)相同；d3)清洗表面，通过LPCVD (大约65(TC)沉积多晶硅(p-Si)层 26，例如沉积厚度大约在7pm的层； e3)与e。相同；f3)通过干法抛光对p-Si表面26进行平坦化以去除SOI和Si区域 之间的形貌，接着通过化学机械抛光进行表面修整； g3)至h3):与g,)至h。相同；13) 通过机械研磨，接着进行化学机械抛光来减薄衬底20的背面，
例如直至其厚度为20pm。由此得到如图2F所示的结构。实施例4:在本例中，下列步骤将被执行 a4)至e》与a3)至e。相同；f4)通过采用精细砂轮(例如#8000)进行机械研磨对p-Si表面26 进行平坦化以去除SOI和Si区域之间的形貌，接着进行化学机械抛光 用于修整表面；g4)至")与&)至")相同。实施例5在本例中，下列步骤将被执行a5)至C5)与a》至C3)相同；d5)清洗表面，外延(大约75(TC)生长硅层26，例如生长厚度大 约lOpm的层；e5)在1100。C下进行热处理；f5)通过化学机械抛光对Si表面进行平坦化以去除SOI和Si区域 之间的形貌；g5)与g》相同；h5)在115(TC下进行结合界面的固结热处理； i5)通过机械研磨，接着进行化学机械抛光来减薄衬底30的背面， 例如直至其厚度为10pm。实施例6:在本例中，下列步骤将被执行 a6)至C6):与a》至C2)相同；d6)清洗表面，通过外延(大约85(TC)生长硅层26，例如生长厚 度大约lO)im的层；e6)至。与e》至fp相同；g6)疏水型清洗，通过衬底20与无硅衬底30的分子粘附设置直接 结合的接触；
h6)在850。C下进行结合界面的固结热处理； i6)和hs)相同。本发明涉及的应用领域包括电力电子应用和MEMS的生产。 同样也能够用来生产带有用于提供垂直方向导电的接触垫的绝缘 结构。同样也能够用于生产一些混合组件(在Si上和在SOI上)，以及 一些要求热疏散(垂直导热性)的组件。在第二种情况下，可能重要 的是导热而不是导电。典型地，能够沉积具有电绝缘特性但是具有好 的垂直导热性(例如，对应于要求具有大的热疏散能力的组件)的半 导体层，例如非晶硅层。上面提到的材料之外的一些材料也可以用来作为衬底或者结合层 (外延、沉积等等)之一，以满足电传导和/或热传导方面的各种需要， 和/或其它要求SiC (好的导热性能)，或者GaN，或者m到V族等 材料都可以使用。
权利要求
1、一种用于生产包括表面层(20’、30’)，至少一个埋入层(23、26、36)，以及衬底(30)的半导体结构的方法，该方法特征在于-采用第一材料在第一衬底(20)上形成图形(23)的步骤；-采用第二半导体材料在所述图形之间和之上形成层(26)的步骤；-对由第二材料构成的层(26)进行热处理以全部或部分地改变其结晶度的步骤；-组装由第二材料构成的层(26)与第二衬底(30)的步骤。
2、 如权利要求1所述的方法，所述由第二材料构成的层是由单晶 硅和/或多晶硅和/或非晶硅构成的。
3、 如权利要求1或2所述的方法，所述由第二材料构成的层包括 第一类型结晶度(26a)的区域和与第一类型结晶度不同的第二类型结 晶度(26b)的区域。
4、 一种用于生产包含表面层(20，、 30，)，至少一个埋入层(23、 26、 36)，以及衬底(30)的半导体结构的方法，该方法包括-采用第一材料在第一支撑(20)上形成图形(23)的步骤； -采用第二材料在所述图形之间和之上采用非晶硅或者单晶硅形 成层(26)的步骤；-组装由第二材料构成的层(26)与第二衬底(30)的步骤。
5、 如权利要求4所述的方法，还包含对非晶硅或者单晶硅层进行 热处理从而改变其结晶度的步骤。
6、 如权利要求4或5所述的方法，所述非晶硅或者单晶硅层包括 第一类型结晶度(26a)的区域和与第一类型结晶度不同的第二类型结 晶度(26b)的区域。
7、 一种用于生产包含表面层(20，)，至少一个埋入层(23、 26、 36)，以及衬底(30)的半导体结构的方法，该方法包括-采用第一材料在第一衬底(20)上形成图形(23)的步骤，-采用第二半导体材料在所述图形之间和之上形成层(26)的歩骤，其中半导体层包括第一类型结晶度的区域(26a)和与第一类型结晶度不同的第二类型结晶度的区域(26b),-组装由第二材料构成的层与第二衬底(30)的步骤。
8、 如权利要求7所述的方法，由第二材料构成的层是由单晶硅和 /或多晶硅和/或非晶硅构成的。
9、 如权利要求1至8中任一所述的方法，所述图形(23)从介电 材料构成的第一层(22)中得到。
10、 如权利要求9所述的方法，其介电材料为氧化物或者氮化物。
11、 如权利要求IO所述的方法，所述介电材料为氧化物，由热氧 化、或者采用LPCVD技术的氧化物沉积、或者采用PECVD技术的氧化物沉积生产。
12、 如权利要求1至11中任一所述的方法，所述图形(23)从不 同材料和/或多层构成的第一层(22)中得到。
13、 如权利要求1至12中任一所述的方法，由第二材料构成的所 述层(26)是通过外延或者沉积形成的。
14、 如权利要求13所述的方法，由第二材料构成的所述层(26) 是通过外延形成的，速度取决于执行外延的表面。
15、 如权利要求1至14中任一所述的方法，包括在与第二衬底(30) 组装之前对由第二材料构成的层(26)进行平坦化的步骤。
16、 如权利要求1至15中任一所述的方法，在与第二衬底(30) 组装之前对由第二材料构成的层(26)的表面进行亲水或者疏7jC准备 的步骤。
17、 如权利要求1至16中任一所述的方法，在组装由第二材料构 成的层(26)与第二衬底(30)之后执行退火步骤。
18、 如权利要求1至17中任一所述的方法，进一步包括减薄两个 衬底(20、 30)中的至少一个的步骤。
19、 如权利要求1至18中任一所述的方法，所述图形(23)通过 刻蚀得到。
20、 一种包括表面层(20')，至少一个埋入层或者嵌入层(23， 26， 36)，和衬底(30)的半导体器件，其特征在于，埋入层或者嵌入层包 括由非晶硅或者单晶硅构成的第一子层(36， 26a， 26b)，以及包括交 替的第一种材料构成的图形(23)和非晶硅或单晶硅区域的第二子层。
21、 一种包括表面层(20')，至少一个埋入层或者嵌入层(22， 26)， 和衬底(30)的半导体器件，其特征在于，埋入层和嵌入层包括第一 子层和第二子层，第一子层包括交替的第一材料构成的图形(23)和 第二半导体材料构成的区域，第二子层包括第一类型结晶度的区域(26a)和第二类型结晶度的区域(26b)。
22、 根据权利要求21所述的器件，所述第二子层是由单晶硅和/ 或多晶硅和/或非晶硅组成的。
23、 根据权利要求20到22任一所述的器件，所述第一材料为介 电材料。
全文摘要
本发明涉及一种用于生产包含表面层(20’)，至少一个埋入层(36，46)，以及支撑(30)的半导体结构的方法，该方法包括采用第一材料在第一支撑上形成图形(23)的步骤；在所述图形之间和之上形成半导体层的步骤；组装所述半导体层与第二支撑(30)的步骤。
文档编号H01L21/762GK101401199SQ200780006928
公开日2009年4月1日 申请日期2007年2月26日 优先权日2006年2月27日
发明者B·阿斯帕尔, C·拉加赫-布朗夏尔 申请人:特拉希特技术公司