电介质材料中的金属互连的制作方法

专利名称：电介质材料中的金属互连的制作方法
技术领域：
本发明主要涉及在电介质材料中由导电材料形成互连的领域，更
具体而非详尽地涉及相对低介电常数的电介质材料，即低k或超低k (ULK)材料中的金属互连。
背景技术：
这些互连可以用于半导体装置，例如集成电路(IC)。
在传统的集成电路中，需要在形成于不同金属化层次上并由电介 质层隔离开的导电层之间建立电接触。
因而集成电路互连可以包括通孔和线路，其用于互连底层半导体 ^J"底(underlying semiconductor substrate)的不同部分，在该坤十底上 形成元件，例如晶体管。线路在与半导体衬底平面平行的平面内延伸。 通孔穿过电介质层，在垂直于半导体衬底平面的方向上延伸。线路和 通孔均是通过在图案化的电介质层的层叠中淀积导电性材料而形成。
半导体装置性能(速度、低功耗)的改进已经对迄今所使用的材 料要求大量的改变。
为了降低形成于 一 电介质材料层中的线路之间存在的电容，可以 使用具有低介电常数"k"的电介质材料，其介电常数通常低于4.2， 或者具有超低介电常数k的电介质材料，其介电常数通常低于2.4。 线路之间的电容事实上正比于所使用的电介质材料的介电常数k。 ULK电介质材料可以包括多孔材料。多孔材料具有相对较低的密度。
导电材料来完成。铜已经显示出其是最佳选择，铜的电阻系数几乎是 掺杂铜的铝的电阻系数的 一半。
ULK电介质材料和铜分别可以降低线路之间存在的电容C和互连的电阻R。传播常数RC的值因而也将降低。具有相对较低的传播
常数RC值的半导体装置因而可以适当的工作于相对较高的频率，除
非另作声明，新材料将可以改进半导体装置的性能。
这些新材料可以用于众所周知的镶嵌制程或双镶嵌制程中。为得
到金属化层次n,由第一电介质材料制成的电介质层被淀积在层次n -l的层上。在电介质层中蚀刻出沟槽，沟槽对应于互连部分，例如 线路和通孔。进行用于淀积薄金属阻障的金属化处理，随后淀积导电 性材料以填充沟槽并研磨至导电性材料与电介质层的上表面平齐。
镶嵌或双镶嵌制程非常适合于生产铜线路和通孔，因为，尽管铜 对于窄线路具有良好的导电性质，但其在环境温度下无法被蚀刻。另 外，镶嵌和双镶嵌制程可以采用其他金属用于形成线路和通孔。
在镶嵌或双镶嵌制程中，沟槽的蚀刻之后可以接着进行其他的图 案化处理，例如剥离和清洗。剥离允许去除感光性树脂的残留物和/ 或蚀刻化学品的残留物。湿式清洗处理也可以进行，以去除污染物。
然而，图案化处理，即蚀刻、剥离和/或清洗，可能损坏一部分电 介质层。例如，用于剥离蚀刻残留物的清洗溶液可能穿透已经损坏的 电介质层并造成电介质层的额外劣化。
在多孔电介质材料的情况，电介质层可能包括在沟槽侧壁上的损 坏部分。损坏部分可能具有相对较大的宽度，例如10或20nm。
损坏部分的介电常数高于第一电介质材料的介电常数，因此经蚀 刻的电介质层的总体介电常数提高了。例如，在图案化处理之后，淀 积的电介质层的线路之间的介电常数可能从2.4提高到3.5。线路之间 的电容正比于总体介电常数，图案化处理对电介质层造成的损坏导致 线路之间的电容以及传播常数RC的增大。
此外，多孔电介质材料可能是吸水性的。如果水分子渗透到电介 质层中，总体介电常数也可能提高。水分子也可能扰乱半导体装置的 工作。
此外，用于气相淀积薄金属阻障的含金属的前体分子可能扩散到 多孔电介质材料的孔中，其可能导致短路。如果薄金属阻障出现中断，
5铜原子或铜离子也可能渗透到电介质层中。
因此需要电介质层具有小的总体介电常数，并且保护电介质层的 孔免于水或金属分子的扩散。
本领域中已知在沟槽侧壁的电介质层提供有意的稠化。该有意的 稠化可以在蚀刻之后进行，例如采用表面处理或等离子轰击。
这种稠化使损坏部分的孔相对地封闭。这样外围孔的相对封闭可 以避免水和金属分子的扩散。
然而，通过局部提高介电常数，该有意的稠化也提高了电介质层 的总体介电常数。此外，损坏部分需要一定的宽度以保护孔免于扩散。 随着半导体器件的尺寸变小，损坏部分的体积与经蚀刻的电介质层的 整体体积之间的比例增加，因而其增加了电介质层的整体介电常数和
传播常数RC。
本领域中同样已知在经蚀刻的电介质层上淀积封盖层以保护孔 和电介质层免于扩散。Ching-Fa Yeh等人于2000年第5届等离子处 理及其导致的损坏国际讨论会上发表的"低k有机电介质的02-等离 子退化及其用于镶嵌沟槽的有效溶剂，，("02- Plasma Degradation of Low画K Organic Dielectric and its Effective Solution for Damascene Trenches", Ching-Fa Yeh et al.， 2000 5th International Symposium on Plasma Process-Induced Damage )描述了这样一种封盖处理。
该封盖层可以由相对于电介质层的多孔电介质材料具有较高介 电常数和较高密度的电介质材料制成。因此，该封盖层允许遮蔽孔以 避免水分子或包含金属的分子的扩散，例如用于原子层淀积(ALD) 或化学气相淀积(CVD)的含钽蒸气。随后，薄金属阻障可以被淀积 于这 一 封盖层之上而没有金属性淀积于多孔电介质材料内部。
然而，这一封盖层的淀积减少了所要填充的铜的体积，在用铜填 充沟槽时其可能引起问题。此外，当互连区域变为在电子的平均自由 路径的级别内时，互连的电阻将上升。由于半导体器件的尺寸变小， 该封盖将不可避免地导致互连的电阻上升，并因而导致传播常数RC 的值的提高。因此，仍然需要一种半导体装置，其在电介质层中包括由导电性 材料制成的互连，并且其具有相对较低的传播常数RC值。

发明内容
本发明的第一方面提供了一种用于制造半导体装置的方法，所述 半导体装置在第一电介质材料制成的电介质层中包括一互连，该互连
包含导电性部分，所述方法包括 -在所述电介质层形成沟槽；
-去除形成所述沟槽的侧壁的电介质层的暴露部分；以及 -在所述沟槽的侧壁上淀积电介质内衬，所述内衬由第二电介质 材料制成。
沟槽的形成可以包括图案化处理，例如蚀刻、剥离和/或湿式清洗， 其可能损坏至少 一部分所述电介质层。这种损坏部分至少部分地被去 除步骤所去除并且至少部分地被淀积的电介质内衬所替代。
该去除可以避免进一步互连之间总体介电常数的上升，例如在沟 槽的侧壁上的电介质层进行有意的稠化处理时的情况。
有益的是，第一电介质材料和第二电介质材料是不同的。淀积的 电介质内衬可以具有令人满意的低k值以及良好的和另外金属阻障的 相互作用特性，因此达到适当的孔密封。
淀积电介质内衬的厚度可以进行选择以避免进一 步互连之间总 体介电常数的显著上升，同时确保对电介质层的孔的适当保护。而且， 淀积电介质内衬的厚度可以选择小于或基本上等于被去除部分的厚 度，以免减小用于填充导电性材料的体积，例如在损坏的电介质层上 直接淀积封盖层时的情况。此外，控制内衬厚度也可以允许控制所述 进一步互连的区域。
而且，可以淀积若干个电介质内衬。例如，可以首先淀积相对多 孔的电介质内衬，然后淀积相对稠密的电介质内衬。该相对稠密的电 介质内衬可以密封该相对多孔的电介质内衬和该电介质层的孔。
更一般地，对几个参数，例如密度、介电常数、厚度、等，可以进行控制，因而可以更好地控制所述半导体装置的性质。典型地，对
这些参数可以进行选择以使半导体装置的传播常数RC值相对较低。 可选地，该第 一 电介质材料和第二电介质材料可以是类似的。 去除步骤可以在形成沟槽之后立即进行。可选地，在沟槽的形成
和沟槽侧壁上暴露部分的去除之间，可以进行一个或多个处理，例如
退火处理。
电介质内衬的淀积可以在去除步骤之后立即进行。可选地，在去 除沟槽侧壁上的暴露部分和在沟槽侧壁上淀积电介质内衬之间，可以 进行一个或多个处理，例如退火处理，。
此外，根据本发明的 一个方面的制造方法可以包括众所周知的处 理和产品，因而相对易于实现。
有益地，去除电介质层的暴露部分的步骤包括选择性地去除电介 质层的损坏部分。仅损坏部分被去除。
例如，去除电介质层的损坏部分的步骤可以使用基于氟化氢(H F ) 的湿式溶剂。基于氟化氢的湿式溶剂可以选择性地溶解电介质层的损 坏部分，同时使电介质层的未损坏部分不受影响。
任何其他的选择性去除技术可以被采用。
可选地，例如去除可以为时间控制，即该去除#:作在一确定的持 续时间之后停止。该持续时间可以通过实验或理论确定，其可以完全 去除损坏部分。
被去除部分的深度可以采用任何其他方法来控制。 去除损坏部分有益地是完全去除以避免残留损坏区域。可选地， 损坏区域可以仅是部分去除。
有益地，所述制造方法还包括给淀积电介质内衬提供各向异性的
蚀刻以打开 一 个底层导电性区域；以及淀积薄金属性阻障。
介质内衬的该底部可以确实接触导电性区域，例如晶体管的 一个接触 点、互连的通孔或线^各。淀积的电介质内衬的该底部部分必须;故去除 以在所述导电性区域和其它导电性部分，例如互连的通孔，之间建立电接触。
各向异性的蚀刻可以使得淀积的电介质内衬在所述沟槽的侧壁上。
各向异性蚀刻还可以去除形成于掩模层附近的可能的突出物。各 向异性的蚀刻可能去除电介质层表面的掩模层。
可选地，薄金属阻障淀积于淀积的电介质内衬之上。随后进行对 淀积的薄金属阻障和淀积的电介质内衬的各向异性蚀刻，以打开底层 导电性区域。这样的打孔处理可以去除底部淀积的薄金属阻障和电介 质内衬，因而允许导电性区域和互连的其它导电部分之间的电接触。
有益地，由导电性材料制成的籽晶层被淀积，由导电性材料制成 的块也通过电镀纟皮淀积。
代地进行。
有益地，可以进行研磨处理以使淀积的导电性材料和电介质层的 表面平齐。该研磨处理还可以去除可能的掩模层。
可选地，可进行任何其他可使淀积的导电性材料和电介质层的表 面平齐的操作。
电介质材料的薄阻障可以淀积或不淀积于经研磨的表面上。该电 电介质层。
有益地，所述导电性部分包括铜，其为相对传导性的材料。 然而，任何其他导电性材料可以被使用。
有益地，第一电介质材料的介电常数可以低于4.2,或甚至低于
2.4。
有益地，电介质层可以包括多孔材料。
第 一 电介质材料可以有益地从由以下材#牛组成的组中选才奪二氧 化硅(Si02)、引入碳的氧化硅(SiOC)、碳氧化物(SiOCH)、掺氟 硅酸盐玻璃(FSG )、磷硅酸盐玻璃(PSG )和硼磷硅酸盐玻璃(BPSG )。
然而，任何其他合适的材料可以被用作第 一 电介质材料。通过参考以下描述的实施例，本发明的这些以及其他方面将得到 进一步阐释和说明。


图1A至图1E示出了根据现有技术在电介质层中制造铜互连的过 程的示例；
图2A至图2G示出了根据本发明的第一实施方式的制造方法的 示例；
图3A和图3B示出了根据本发明的第二实施方式的制造方法的示
例；
在所有附图中，相同的标记表示相同或相似的元件。
具体实施例方式
图1A至图1E示出了一个已知的在电介质材料中制造铜互连的制 程实例。在该例中，在先线路3形成于由第一电介质材料如二氧化硅 (Si02)制成的在先电介质层2，中。先有线路3的导电性材料，例如 铜，被在先薄金属阻障7'与二氧化硅隔离开来。该薄金属阻障7，可以 包括钽。
电介质材料的薄阻障4被淀积于在先电介质层2'的表面上。 电介质层2被淀积于电介质材料的薄阻障4之上。该电介质层也 可以包括二氧化硅。双镶嵌制程可以在电介质层2中形成沟槽1A、 1b。 进行微影处理以设置欲蚀刻区域。随后采用例如反应性离子蚀刻等离 子体(RIE plasma)蚀刻该电介质层。图1A示出了经过这样的蚀刻 处理之后的 一部分半导体装置。
然而，蚀刻或者其他图案化处理，例如剥离和/或清洗，可能损坏 一部分该电介质层。该电介质层可能包括沟槽U、 1b側壁上的損坏部 分8。
参考标记5、 6对应于封盖层，其用作图案化目的的硬掩模层或 者化学机械研磨(CMP)停止层。可选地，在不同的整合方案中，封盖层可以省略。
如图IB所示，随后进行金属化处理，其淀积薄金属阻障7。金
属栅7可以包括钽或者氮化钽。薄金属阻障可防止进一步互连的铜原 子或铜离子扩散入电介质层2。
如图1C所示，随后淀积铜9以填充沟槽1 A、 1b
铜的淀积可以分两步进行(未示出)。首先，在薄金属阻障上淀
积铜籽晶层，例如通过物理气相淀积(PVD)。然后通过电镀将铜块 淀积于铜籽晶层之上。
如图1D所示，研磨处理可以平齐淀积的铜9与电介质材料的表 面。掩模层5、 6可以通过研磨去除。研磨可以采用例如化学机械研 磨(CMP)来进行。
如图1E中所示，电介质材料的薄阻障IO随后可以被淀积于经研 磨的表面上。
图2A至图2G以及图3A、图3B示出了本发明的示范性实施例。 在示出的实施例中，在先线路3形成于包括第一电介质材料的前 一电介质层2，中。第一电介质材料可以包括多孔超低k材料。多孔超 低k材料可以由例如？ 1入碳的氧化硅(SiOC )制成。在先线路3的导 电性材料，例如铜，被在先薄金属阻障7，与碳氧化硅隔离开来。薄金 属阻障7'可以包括钽、氮化钽或者任何其他合适的金属材料。 电介质材料的薄阻障4被淀积于在先电介质层2'的表面。 通过等离子体增强化学气相淀积(PECVD)或者任何其他淀积方 法，电介质层2被淀积于电介质材料的薄阻障4之上。电介质层2也 可以包括多孔SiOC超低k材料。电介质层可以具有例如值为2.4的 介电常数。双镶嵌制程可以在电介质层2中形成沟槽1A、 1b。进行掩 模处理和微影处理以设置欲蚀刻区域。随后蚀刻电介质层，例如采用 反应性离子蚀刻等离子体(RIE plasma )。
在示出的实施例中，沟槽包括对应于进一步的通孔的第一沟槽1A 和对应于进一步线路的第二沟槽1B。进行双镶嵌制程，即单次进一步 淀积可以填充第一沟槽U和第二沟槽1B。在可选的实施例(未示出)中，在蚀刻新的沟槽之前，各沟槽用 铜填充。
典型地，多个沟槽在一个半导体装置的一个表面上被同时蚀刻， 每一沟槽对应于一个互连。
蚀刻之后可以进行剥离处理，可能通过湿式清洗处理。
图2A示出了这样图案化处理后的一部分半导体装置。
参考标记5、 6对应于封盖层，该封盖层用作图案化目的的硬掩 模层或CMP停止层。
可选地，封盖层在不同的整合方案中可以省略。
图案化处理导致电介质层2的一部分8的劣化。这种损坏部分8 中的孔可以密封，损坏部分8可能显现出比电介质层2的其余部分更 高的密度和介电常数。损坏部分8可以伸展至10、 20或30nm。劣化 可能部分地将第一电介质材料，即SiOC,转化成不同的电介质材料， 例如Si02。
如图2B中所示，形成沟槽U、 lB的侧壁的电介质层的暴露部分 被去除。
去除在沟槽U、 lB的侧壁上进行，即在基本上垂直的壁21、 22、 23上进行。在本例中，去除还在基本上水平的壁24上进行。
去除是选择性地进行，使用例如基于氟化氢(HF)的湿式溶液。 这种选择性湿式蚀刻可以去除损坏的电介质材料，即Si02,而使得第 一电介质材料，即SiOC，不受影响。
如图2C中所示，去除步骤之后进行由第二电介质材料制成的电 介质内衬的共形淀积。该共形淀积可以包括例如苯并环丁烯(BCB) 内衬的热化学气相淀积(CVD)。苯并环丁烯材料的介电常数为2.7。
其他内衬材料，例如SiOC、碳化硅(SiC)、 二氧化硅或聚亚芳 香醚(polyarylene ether, SiLK )也可以采用。
电介质内村12被淀积于沟槽U、 1b的側壁，因而可以密封互连 之间的电介质层的孔。电介质内衬12还淀积于在先线路3以及掩模 层5、 6之上。
12第一实施例
在第一实施例中，共形淀积之后进行小掩模(mask-less)的各向 异性蚀刻，采用例如氟碳等离子体蚀刻(CF4/Ar或C4F8/Ar)。如图 2D中所示，该各向异性蚀刻可以打开淀积电介质内^)" 12的底部部分 13,因而露出了在先线路3的铜。
该各向异性蚀刻还可以去除电介质内衬12的表面部分15以及突 出部分17。
在本例中，台阶部分16也被去除。
如图2E中所示，随后采用普通金属化制程淀积薄金属阻障14。 该薄金属阻障14可以包括钽或氮化钽。该薄金属阻障14可以防止进 一步互连的铜原子或铜离子扩散入电介质内衬12。
薄金属阻障14可以在对应于至少一部分被去除的台阶部分16的 台阶区域接触第一电介质材料。然而，各向异性蚀刻使台阶区域的超 低k电介质材料稠化。该稠化可以保护多孔的超低k电介质材料免于 金属原子或金属离子扩散。
中间阻挡层也可用于保护多孔电介质材料免于扩散。
此外，台阶区域并非位于进一步线路部分U和电介质层2中的另 一进一步线路部分(未示出)之间。线路之间的电容因而相对不受局 部介电常数上升的影响。
如图2F中所示，铜9可以淀积于沟槽之中。淀积可以分两步进 行(未示出)。淀积铜籽晶层和随后通过电镀淀积铜块。
随后可以进4亍研磨处理以平齐淀积的铜和电介质层9。该研磨还 可以去除掩模层5、 6。
如图2G中所示，随后可以将电介质材料的薄阻障IO淀积于经研 磨的表面上。
进一步的电介质层(未示出)可以被淀积以制造新的铜部分，例 如新的线3各或新的通孔。 第二实施例
在第二实施例中，如图3A所示，电介质内衬12的共形淀积之后进行薄金属层14的共形淀积。
薄金属层14可能在线路1b的底部比在通孔1a的底部具有更高的
厚度，其取决于淀积技术。
随后可以进行各向异性蚀刻，以打开在先线路3。 这种物理气相淀积(PVD)阻障的打孔制程可以去除薄金属阻障 14和电介质内衬12的表面部分。
部去除金属阻障14和电介质内衬12。典型地，如图3B所示，可以 去除通孔U底部的内衬12而部分地保留在此结构中其他任何地方的 内衬12。
因此这种打孔制程的调整可以在打开通孔1A底部的同时保护电 介质层2的基本上水平的壁和基本上垂直的壁。
可以进行进一步的处理，以得到电介质层2中的互连结构。典型 地，打孔之后在沟槽中淀积金属阻障和铜；随后进行研磨处理，电介 质材料的薄阻障被淀积于研磨的表面之上。
在上面的描述中，需要理解的是，当一个元件，例如"层"、"区 域，，或"衬底，，，被称为"在另一元件上"或"至另一元件上"时， 该元件既可以直接在另 一元件之上，也可以在其中还存在居间的元 件。
当用于解释说明书及其相关联的权利要求时，"包含"、"包括"、
"合并"、"含有"、"是，，和"具有"等表达方式将被解释为非独占性 的方式，即被解释为允许存在其他没有明确定义的项目或成分。所涉 及的单数形式也可以解释为复数形式，反之亦然。
本领域技术人员应当易于理解，本说明书中公开的各种参数可以 修改，各种公开的和/或要求的实施例可以在不脱离本发明范围的前提 下进行组合。
权利要求
1. 一种用于制造半导体装置的方法，所述半导体装置在第一电介质材料制成的电介质层(2)中包括一互连，该互连包括导电性部分，所述方法包括在所述电介质层中形成沟槽(1A，1B)；去除形成所述沟槽的侧壁的所述电介质层的暴露部分；以及在所述沟槽的侧壁上淀积电介质内衬(12)，所述内衬由第二电介质材料制成。
2. 根据权利要求1所述的制造方法，其特征在于，所述制造方 法还包括以下步骤为所述淀积的电介质内衬(12)提供各向异性蚀 刻以打开底层导电性区域(3);以及淀积薄金属阻障(14)。
3. 根据权利要求1所述的制造方法，其特征在于，所述制造方 法还包括以下步骤在所述淀积的电介质内衬(12)上淀积薄金属阻 障(14);以及为所述淀积的薄金属阻障和所述淀积的电介质内衬提供各向异 性蚀刻以打开底部导电性区域(3)。
4. 根据权利要求2或3所述的制造方法，其特征在于，所述制 造方法还包括以下步骤淀积由导电性材料制成的籽晶层；以及 通过电镀淀积由导电性材料(9)制成的块。
5. 根据权利要求4所述的制造方法，其特征在于，所述制造方 法还包括一研磨操作，以使所述淀积的导电性材料(9)和所述电介 质层(2)的表面平齐。
6. 根据权利要求5所述的制造方法，其特征在于，所述制造方 法还包括在经研磨的表面上淀积电介质材料(10)的薄阻障。
7. 根据权利要求1所述的制造方法，其特征在于，其中去除所述电介质层(2)的暴露部分的步骤包括选择性地去除该电介质层 的损坏部分(8)。
8. 根据权利要求7所述的制造方法，其特征在于，其中选择性 地去除所述电介质层(2)的损坏部分(8)的步骤是采用基于氟化氩 的湿式〉容液而进4亍的。
9. 根据权利要求1所述的制造方法，其特征在于，其中所述第 一电介质材料选自下列材料构成的组二氧化硅、引入碳的氧化硅、 碳氧化物、掺氟硅酸盐玻璃、磷硅酸盐玻璃和硼磷硅酸盐玻璃。
10. 根据权利要求1所述的制造方法，其特征在于，其中所述导 电性部分包括铜。
全文摘要
用于制造半导体装置的方法，所述半导体器件在第一电介质材料制成的电介质层中包括一互连，所述互连包含导电部分。在所述电介质层中形成沟槽。该方法还包括去除构成所述沟槽侧壁的该电介质层的暴露部分，并在该沟槽的侧壁上淀积电介质内衬，该内衬由第二电介质材料制成。
文档编号H01L21/70GK101427361SQ200780007024
公开日2009年5月6日 申请日期2007年2月26日 优先权日2006年2月28日
发明者华金·托雷斯, 樊尚·阿纳尔, 洛朗乔治·戈塞, 维姆·贝斯兰格 申请人:St微电子(克偌林斯2)股份有限公司;皇家飞利浦电子股份有限公司