具有双栅极导体的改善的cmos二极管及其制造方法

专利名称：具有双栅极导体的改善的cmos二极管及其制造方法
技术领域：
本发明涉及改善的互补金属氧化物半导体(CMOS) 二极管结构。更 具体而言，本发明涉及具有双栅极导体的CMOS二极管，该双栅极导体减 小P十/N+变化和CMOS 二极管的理想度变化。
背景技术：
二极管是CMOS技术中的关键器件，其可用于带隙参考电路。图1 示出了在半导体衬底110中形成的常规CMOS 二极管。半导体衬底110 包括具有n型导电性的第一区域112和具有p型导电性的第二区域114。 第一和第二区域112和114 一起限定了在半导体衬底110中位于其间的第 三区域113,第三区域具有n型或p型导电性，但具有显著低于第一和第 二区域112和114的掺杂剂浓度。第一和第二区域112和114还包括表面 硅化物层112A和114A，如图1所示。
CMOS 二极管典型地由单个栅极导体限定，该单个栅极导体位于半导 体衬底110的顶上的栅极介质层120之上并包括n型导电性的第一部分122 和p型导电性的第二部分124,如图1所示。栅极导体的第一部分122邻 近第一区域112，栅极导体的第二部分124邻近第二区域114。栅极导体的 第一部分122和第二部分124彼此直接接触并通过公共表面硅化物层123 短路。
沿栅极导体的侧壁可选地提供一个或多个可选的侧壁隔离物126以将 栅极导体与第一和第二掺杂区域112和114隔离。此外，可以在包括栅极 导体和半导体衬底no的整个结构之上提供一个或多个介质帽层130。
在p掺杂的第二区域114和n掺杂的第一区域112之间，由于n掺杂的区域和p掺杂的区域的功函数差异，在半导体衬底110的轻n掺杂的第 三区域113中并直接在栅极导体的p掺杂的第二部分124之下形成载流子 积累区域116。此外，在轻n掺杂的第三区域113与p掺杂的第二区域114 之间的二极管界面处，在栽流子积累区域116之下，形成耗尽区域118， 如图1所示。
积累区域116和耗尽区域118的宽度与栅极导体的p掺杂的第二部分 124的宽度正相关。然而，典型地通过掩蔽的掺杂剂注入来实施单个栅极 导体的第一部分122和第二部分124的掺杂，由于所使用的光刻工具的限 制，可导致显著的重叠未对准和关^A寸(CD)变化。因此，产生的栅极 导体的p掺杂的第二部分124的宽度会明显变化。因此，积累区域116和 耗尽区域118的宽度会显著变化，这会导致在二极管界面处的劣化的电场 变化。
CMOS 二极管的性能可通过通常称为二极管理想度因子的参数来测 量。二极管理想度因子n指出了二极管的I-V (即电流-电压)与理想特性 的接近程度。对于理想二极管，n=1.0。在集成电路设计中，典型地希望二 极管的理想度(ideality)变化小于0.28%。
然而，积累区域116的宽度及其与下伏耗尽区域118的相互作用会直 接影响二极管理想度，因为在耗尽区域118中的电子/空穴复合会不利地影 响二极管理想度，并且因为积累区域116提供了除轻n掺杂的第三区域113 之外的电子源，该电子源增加了在耗尽区域118中的电子/空穴复合的概 率。因此，由掩蔽的掺杂剂注入所造成的宽度变化导致了当前用于90nm 节点电路的CMOS二极管的相当大的理想度变化(《4%)，该变化远远 超出了希望的变化限制。
因此需要一种具有减小的P/N栅极变化的改善的CMOS二极管结构， 该减小的P/N栅极变化可以减小积累区域的宽度变化及其与下伏耗尽区域 的相互作用，并由此减小了二极管理想度变化。
还需要一种用于制造改善的CMOS 二极管结构的简单的低成本方法， 该方法与常规CMOS制造工艺兼容，具有极少的或没有附加的处理步骤。

发明内容
本发明提供了具有双栅极导体的改善的CMOS 二极管，所述双栅极导 体中的一个栅极导体掺杂有n型摻杂剂种(species)，而另一栅极导体掺 杂有p型掺杂剂种。通过栅极构图方法而不是易产生误差的掩蔽的掺杂剂 注入方法来限定所述双栅极导体中的P+ZN+掺杂区域的宽度，由此显著小 小了变化。因此，有利地减小了所述改善的CMOS二极管的理想度因子变 化。
一方面，本发明提供了一种半导体器件，包括
半导体衬底，包括n型导电性的第一掺杂区域和p型导电性的第二掺 杂区域以及位于其间的第三掺杂区域，其中所述第三掺杂区域具有n型或 p型导电性和低于所述第一或第二区域的掺杂剂浓度；
栅极介质层，位于所述半导体衬底之上；
n型导电性的第一栅极导体，位于邻近所述半导体衬底中的所述第一 掺杂区域的所述介质层上；以及
p型导电性的第二栅极导体，位于邻近所述半导体衬底中的所述第二 掺杂区域的所述介质层上，并且所述第二栅极导体与所述第一栅极导体通
过位于其间的介质隔离结构分隔开并隔离，
其中设置和构建所述第一、第二和第三掺杂区域和所述第一和第二栅 极导体以在所述第三掺杂区域与所述第二或所述第一掺杂区域之间形成积 累区域和下伏耗尽区域。
优选地，所述介质隔离结构包括选自氧化物、氮化物和氧氮化物的介 质材料。在本发明的特定实施例中，所述介质隔离结构包括氮化硅。在本 发明的可选的实施例中，所述介质隔离结构包括氧化硅。
所述第 一和第二掺杂区域和所述第 一和第二栅极导体均包括表面硅化 物层。此外，沿所述第一和第二栅极导体的一个或多个侧壁提供了一个或 多个介质隔离物。在本发明优选但非必须的实施例中，所述介质隔离物包 括一个或多个氧化物隔离物和/或氮化物隔离物。此外，在所述第一和第二栅极导体和所述半导体衬底之上提供介质帽层用于覆盖所述半导体器件。
另一方面，本发明涉及一种半导体器件，包括
半导体衬底，包括n型导电性的第一掺杂区域和p型导电性的第二掺 杂区域以及位于其间的第三掺杂区域，其中所述第三掺杂区域具有n型导 电性和低于所述第一区域的掺杂剂浓度；
栅极介质层，位于所述半导体衬底之上；
n型导电性的第一栅极导体，位于邻近所述半导体衬底中的所述第一 掺杂区域的所述介质层上；以及
p型导电性的第二栅极导体，位于邻近所述半导体衬底中的所述第二 掺杂区域的所述介质层上，并且所述第二栅极导体与所述第一栅极导体通 过位于其间的介质隔离结构分隔开并隔离，
其中设置和构建所述第 一、第二和第三掺杂区域和所述第 一和第二栅 极导体以在所述第三掺杂区域与所述第二掺杂区域之间形成积累区域和下 伏耗尽区域。
又一方面，本发明涉及一种半导体器件，包括
半导体衬底，包括n型导电性的第一掺杂区域和p型导电性的第二掺 杂区域以及位于其间的第三掺杂区域，其中所述第三掺杂区域具有p型导 电性和低于所述第二区域的掺杂剂浓度；
栅极介质层，位于所述半导体衬底之上；
n型导电性的第一栅极导体，位于邻近所述半导体衬底中的所述第一 掺杂区域的所述介质层上；以及
p型导电性的第二栅极导体，位于邻近所述半导体衬底中的所述第二 掺杂区域的所述介质层上，并且所述第二栅极导体与所述第 一栅极导体通 过位于其间的介质隔离结构分隔开并隔离，
其中设置和构建所述第一、第二和第三掺杂区域和所述第一和第二栅 极导体以在所述第三掺杂区域与所述第一掺杂区域之间形成积累区域和下 伏耗尽区域。
又一方面，本发明涉及一种用于形成半导体器件的方法，包括在半导体衬底之上形成栅极介质层，所述半导体衬底具有位于其中的
n型或p型导电性的阱区域；
在所述栅极介质层之上形成第一和第二栅极导体，其中所述第一和第 二栅极导体4皮此分隔开；
在所述第 一与第二栅极导体之间形成介质隔离结构；
使用n型掺杂剂种选择性地掺杂所述第一栅极导体和在所述半导体衬 底的所述阱区域中的第一区域；以及
使用p型掺杂剂种选择性地掺杂所述第二栅极导体和在所述半导体衬 底的所述阱区域中的第二区域，所述第二区域与所述第一区域分隔开并由 此在所述阱区域中在其间限定了第三区域，
其中设置和构建所述第 一、第二和第三掺杂区域和所述第 一和第二栅 极导体以在所述第三区域与所述第二或第 一 区域之间形成积累区域和下伏 耗尽区域。
在本发明的优选但非必须的实施例中，所述半导体衬底的所述阱区域 具有n型导电性。然后，对应地在所述第三区域与所述第二区域之间形成 所述积累区域和所述下伏的耗尽区域，并且所述积累区域的宽度与所述第 二栅极导体的宽度正相关。
在本发明的可选的实施例中，所述半导体衬底的所述阱区域具有p型 导电性。然后，在所述第三区域与所述第一区域之间形成所述积累区域和 所述下伏的耗尽区域，并且所述积累区域的宽度与所述第一栅极导体的宽 度正相关。
可使用任何适宜的方法形成隔离了所述第 一与第二栅极导体的所述介 质隔离结构。优选但非必须地，这样形成所述介质隔离结构，通过在所述 第一和第二栅极导体之上淀积均厚介质层，接着构图所述均厚介质层的至 少 一部分以在所述第 一与第二栅极导体之间形成所述介质隔离结构。更优 选地，将所述均厚介质层的附加的部分构图为沿所述第一和第二栅极导体 的侧壁的一个或多个介质隔离物。
通过随后的公开内容和所附权利要求，本发明的特征和优点和其他方面将更显而易见。


图1示出了常规CMOS二极管结构，具有分别掺杂了 n型和p型掺 杂剂种的连接的第一和第二部分的单个栅极导体；
图2示出了才艮据本发明的一个实施例的改善的CMOS 二极管结构，其 具有双栅极导体，其中第 一栅极导体是n掺杂的并且第二栅极导体是p掺 杂的，而且该第一栅极导体与第二栅极导体通过位于其间的氮化硅隔离区 域彼此隔离；
图3-9示例了根据本发明的一个实施例的用于制造图2的改善的 CMOS 二极管结构的示例性的处理步骤；
图10-14示出了根据本发明的一个实施例的用于制造具有双栅极导体 的改善的CMOS二极管结构的示例性的处理步骤，其中第一栅极导体是n 掺杂的并且第二栅极导体是p掺杂的，而且该第一栅极导体与第二栅极导 体通过位于其间的氮化硅隔离区域彼此隔离；以及
图15是本发明的CMOS二极管的一部分的扫描电子显微镜(SEM) 照片，其示出了 CMOS二极管的双栅极导体。
具体实施例方式
在下列描述中，阐述了多种特定的细节，例如特定的结构、部件、材 料、尺寸、处理步骤和技术，以便完全理解本发明。然而，本领域的技术 人员将理解可以实践本发明而没有这些特定的细节。在其他实例中，没有 详细地描述公知的结构和处理步骤以避免模糊本发明。
应该理解，当作为层、区域或衬底的部件^皮描述为"在另一部件上" 或"另一部件之上"时，该部件可以直接在其他部件之上或存在中间部件。 相反，当部件被描述为"直接在另一部件上"或"直接在另一部件之上" 时，则不存在中间部件。还应该理解，当部件被描述为"在另一部件下，， 或"在另一部件之下"时，该部件可以直接在其他部件之下或存在中间部件。相反，当部件被称为"直接在另一部件下，，或"直接在另一部件之下" 时，则不存在中间部件。
本发明提供了具有双栅极导体的改善的CMOS二极管。特别地，每个 本发明的CMOS 二极管包含n型导电性的第一栅极导体和p型导电性的 第二栅极导体，第一与第二栅极导体通过位于其间的介质隔离结构彼此隔 离。
图2示出了根据本发明的一个实施例的示例性的CMOS 二极管的截面图。
示例性的CMOS 二极管在半导体衬底10中形成，半导体衬底10包括 任何适宜的半导体材料，包括但不限于单晶或多晶形式的Si、 SiC、 SiGe、 SiGeC、 Ge合金、GaAs、 InAs、 InP、以及其他III-V或II-VI化合物半 导体。半导体衬底10还包括有机半导体或分层的半导体例如Si/SiGe、绝 缘体上硅(SOI)或绝缘体上SiGe (SGOI)。优选地，半导体衬底10包 括包含硅的半导体材料，即，包括硅的半导体材料。更优选地，半导体衬 底10基本上包括体单晶硅。可选地，半导体衬底10在其中包括一个或多 个掩埋的绝缘体层(未示出)并由此形成绝缘体上半导体(SOI)配置。
优选地使用n型或者p型掺杂剂种以相对低的掺杂剂浓度(例如，约 1 x 1014/继2到约1 x 1015/cm2)掺杂半导体衬底10。可选地，半导体衬底 10包括阱区(未示出)，使用n型或者p型掺杂剂种以相对低的掺杂剂浓 度掺杂了该阱区。
在半导体衬底10中还提供了彼此分隔开的第一掺杂区域12和第二掺 杂区域14,第一掺杂区域12具有相对高的n型掺杂剂种浓度(例如，约 lxio"/cm2到约lxl016/cm2)(即，n+掺杂的区域)，第二掺杂区域14 具有相对高的p型掺杂剂种浓度(即p+掺杂的区域)。以该方式，间隔开 的第一掺杂区域12和第二掺杂区域14限定了具有相对低的掺杂剂浓度的 n型(图2中示出)或p型(未示出)掺杂剂种的第三掺杂区域13 (即n 或p掺杂区域)。
然后，在半导体衬底10之上形成具有相反导电性类型的双栅极导体的栅极结构。特别地，本发明的栅极结构包括(l)栅极介质层20，直接 在半导体衬底10之上形成，(2)第一栅极导体22，其掺杂有相对高的掺 杂剂浓度的n型掺杂剂种并位于邻近第一掺杂区域12的栅极介质层20之 上，以及(3)第二栅极导体24，其掺杂有相对高掺杂剂浓度的p型掺杂 剂种并位于邻近第二掺杂区域14的栅极介质层20之上。第一栅极导体22 和第二栅极导体24通过位于其间的介质隔离结构23彼此分离。此外，本 发明的栅极结构包括沿第一栅极导体22和第二栅极导体24的侧壁的一个 或多个可选的介质隔离物26。
在图2中示出的特定的实施例中，第三掺杂区域13包含n型掺杂剂 种。相应地，在第三掺杂区域13 (即，n掺杂区域)与第二掺杂区域14 (即p+掺杂区域)之间形成N/P 二极管界面。由于n掺杂区域和p掺杂 区域之间的功函数差异，直接在第二栅极导体24之下产生了栽流子积累区 域16。在载流子积累区域16之下沿位于第三掺杂区域13 (即，n掺杂区 域)与笫二掺杂区域14 (即，p+掺杂区域)之间的N/P二极管界面，还存 在载流子耗尽区域18。
积累区域16的宽度由第二栅极导体24的宽度确定，并与第二栅极导 体24的宽度正相关。因为第二栅极导体24结构上通过介质隔离结构23 与第一栅极导体22分离，所以第二栅极导体24的宽度主要由栅极构图方 法(此后将详细说明)确定，并不再受在掩蔽的掺杂剂注入方法期间发生 的潜在的重叠未对准的影响。因此，显著减小了第二栅极导体24的宽度变 化，这导致减小了载流子积累区域16的宽度变化及其与下伏耗尽区域18 的相互作用，并由此减小了二极管理想度变化。
可选地，第三掺杂区域13包含p型掺杂剂种(未示出)。相应地， 在第一掺杂区域12(即，n+掺杂区域)与第三掺杂区域13 (即，p掺杂区 域)之间形成N/P 二极管界面。由于n掺杂区域与p掺杂区域之间的功函 数差异，直接在第一栅极导体22之下产生载流子积累区域(未示出)。在 载流子积累区域之下沿位于第一掺杂区域12 (即n+掺杂区域)与第三掺杂 区域13(即p掺杂区域)之间的N/P 二极管界面还存在载流子耗尽区域(未示出)。载流子积累区域(未示出)的宽度由第一栅极导体22的宽度决定， 并与第一栅极导体22的宽度正相关。如上所述，因为第一栅极导体22在 结构上通过介质隔离结构23与第二栅极导体24相分离，所以第一栅极导 体22的宽度仅由栅极构图方法(此后将详细描述)确定并不再受在掩蔽的 掺杂剂注入方法期间发生的潜在的重叠未对准的影响。因此，显著减小了 第一栅极导体22的宽度变化，这导致减小了载流子积累区域(未示出)的 宽度变化及其与下伏的耗尽区域(未示出)的相互作用，并由此减小了二 极管理想度变化。
图2中示出的CMOS 二极管结构还包括分别位于第一掺杂区域12、 第二掺杂区域14、第一栅极导体22和第二栅极导体24的表面之上的可选 的硅化物层12A、 14A、 22A和24A。还在整个的CMOS 二极管结构之上 提供介质帽层30以隔离这样的CMOS 二极管与后段制程(BEOL)互连。
注意，虽然图2示例性地示出了根据本发明的特定实施例的示例性 CMOS二极管器件结构，但是很明显，本领域的技术人员可以容易地修改 示例性的器件结构以适应特定的应用要求，而与上述描述一致。
上述的本发明的示例性的CMOS 二极管结构，可以容易地通过这样的 制造方法形成，该方法与常规CMOS方法兼容并可以容易地集成到常规 CMOS方法中，而仅需很少或不需要附加的处理步骤。特别地，下面，在 图3-9中示例了用于制造图2的CMOS 二极管结构的示例性的处理步骤。
首先参考图3,其示出了在半导体衬底10之上形成栅极介质层20。栅 极介质层20包括任何适宜的介质材料，其包括但不限于氧化物、氮化物、 氧氮化物和/或硅酸盐(包括金属硅酸盐和氮化的金属硅酸盐)。在一个实 施例中，优选栅极介质层20包括氧化物例如Si02、 Hf02、 Zr02、 A1203、 Ti02、 La203、 SrTi03、 LaA103及其混合物。栅极介质层20的物理厚度 可以变化，但典型地，栅极介质层24具有约0.5到约10nm的厚度，具有 约1到约5nm的厚度更典型。可以通过热生长方法例如氧化、氮化或氧氮 化形成栅极介质层20。可选地，可以通过淀积方法，例如，化学气相淀积 (CVD)、等离子体辅助CVD、原子层淀积(ALD)、蒸发、反应賊射、化学溶液淀积和其他类似的淀积方法，来形成栅极介质层20。开可以利用 任何上述方法的组合形成栅极介质层20。
接下来，通过首先在栅极介质层20上淀积均厚栅极导体层(未示出)， 然后通过常规光刻和蚀刻将均厚栅极导体层构图为分离的栅极导体22和 24，在栅极介质层20之上形成两个或更多的间隔开的栅极导体22和24。 光刻步骤，优选>^栅极层(PC)光刻，包括将光致抗蚀剂(未示出)施加 到均厚栅极导体层(未示出)的上表面，将光致抗蚀剂暴露到希望的辐射 图形并利用常规抗蚀剂显影剂显影曝光的光致抗蚀剂。然后，利用一个或 多个千法蚀刻步骤将光致抗蚀剂中的图形转移到栅极导体层(未示出)， 以形成蚀刻开口。可在本发明中用于构图均厚栅极导体层(未示出)的适 宜的干法蚀刻方法包括但不限于反应离子蚀刻(RIE)、离子束蚀刻、 等离子体蚀刻或激光烧蚀。优选地，栅极导体层包括多晶硅(多晶Si)， 并通过停止在栅极介质层20的多晶Si RIE步骤进行蚀刻。然后，在完成 蚀刻之后，通过抗蚀剂剥离去除构图的光致抗蚀剂。
通过常规再氧化方法或低温氧化(LTO)方法在第一栅极导体22和 第二栅极导体24之上形成可选的氧化物衬里25,如图5所示。
随后，在整个结构之上淀积均厚介质层27以覆盖第一和第二栅极导体 22和24,如图6所示。均厚介质层27包括任何适宜的介质材料，其包括 但不限于氧化物、氮化物、氧氮化物及其任何组合。在本发明的特定的 实施例中，均厚介质层27包括氮化硅。可以利用例如物理气相淀积或化学 气相淀积的淀积方法来淀积均厚介质层27。优选但不必须，均厚介质层27 具有约50nm到约150nm，更优选约80nm到约120nm的厚度。
然后，通过常规光刻和蚀刻来构图均厚介质层27 (与上述描述类似) 以在第一栅极导体22与第二栅极导体24之间形成介质隔离结构23，介质 隔离结构23优选氮化硅隔离结构，如图7所示。优选但不必须，还构图均 厚介质层27以沿第 一和第二栅极导体22和24的侧壁形成可选的氮化硅隔 离物26。
然后，进行第一掩蔽的掺杂剂注入步骤以选择性地掺杂第一栅极导体22和半导体衬底10的邻近区域12，由此形成n+掺杂的第一栅极导体22 和半导体衬底10中的n+掺杂的第一区域12，如图8所示。接下来，进行 第二掩蔽的掺杂剂注入步骤以选择性地掺杂第二栅极导体24和半导体衬 底10的邻近区域14，由此形成了 p+掺杂的第二栅极导体24和半导体衬底 10中的p+掺杂的第二区域14，如图8所示。注意，第一和第二掩蔽的掺 杂剂注入步骤的处理顺序可以被颠倒，即，在掺杂第二栅极导体24和第二 区域14之后掺杂第一栅极导体22和第一区域12。典型地，通过首先在不 需要进行掺杂剂注入的区域之上形成阻挡l^模，然后是掺杂剂注入，以由 此选择性地摻杂未被阻挡掩模覆盖的区域，来实施这样的第一和第二掩蔽 的掺杂剂注入步骤。因为本领域公知掩蔽的掺杂剂注入技术，所以在这里 不提供附加的细节。
在第一和第二掩蔽的掺杂剂注入步骤之后进行可选的硅化步骤，以分 别在第 一掺杂区域12和第二掺杂区域14和第 一栅极导体22和第二栅极导 体24之上形成表面珪化物层12A、 14A、 22A和24A,如图9所示。此夕卜， 在可选的硅化步骤之后，在整个结构之上淀积均厚介质帽层(未示出)以 由此形成图2所示的CMOS 二极管结构。
由于第一栅极导体22与第二栅极导体24的结构上隔离，在第一和第 二掩蔽的掺杂剂注入步骤期间发生的任何的重叠未对准，对第一栅极导体 22和第二栅极导体24中的产生的P+ZN+掺杂区域的宽度只有很小的影响 或根本没有影响。位于第一栅极导体22与第二栅极导体24之间的介质隔 离结构23提供了緩沖结构，该緩冲结构吸收过量的掺杂剂并显著减小了这 样的过量的掺杂剂对在二极管界面处或邻近二极管界面的电场的潜在的不 利影响。
因此，具有这样的隔离的第 一栅极导体22和第二栅极导体24的产生 的CMOS 二极管对典型地与掩蔽的掺杂剂注入步骤相关的重叠未对准误 差具有抵抗力，并且这样的CMOS 二极管的关键尺寸和理想度变化较之图 1中示出的常规CMOS二极管显著减小。
尽管图2中示出的示例性的CMOS二极管优选地包括在第一栅极导体22与第二栅极导体24之间的氮化硅隔离结构，但是应该理解还可以使用 其他介质材料例如氧化物或氧氮化物在第一栅极导体22与笫二栅极导体 24之间形成介质隔离结构。图10-14具体示出了用于形成可选的CMOS 二极管的示例性的处理步骤，该可选的CMOS 二极管具有通过氧化硅隔离 结构23，相互隔离开的第一栅极导体22和第二栅极导体24。
首先，图10示出了在包括第一栅极导体22和第二栅极导体24的整个 结构之上淀积均厚氧化硅层27，，而不是淀积图6中示出的均厚氮化硅层 27。
然后，通过常规光刻和蚀刻来构图均厚氧化硅层27，以在第一栅极导 体22与第二栅极导体24之间形成氧化硅隔离结构23，并沿第一栅极导体 22和第二栅极导体24的侧壁形成可选的氧化硅隔离物26，。
接下来，优选但非必须，通过首先淀积均厚氮化硅层(未示出)，接 着进行上述的常规光刻和蚀刻步骤，沿氧化硅隔离物26，的侧壁形成附加 的氮化硅隔离物26。注意，如果未形成氧化硅隔离物26，，那么氮化硅隔 离物26直接形成在第一栅极导体22和第二栅极导体24之上。
如上所述，然后进行第一和第二掩蔽的掺杂剂杂质注入步骤和硅化步 骤以将n型和p型掺杂剂种注入到第一栅极导体22和第二栅极导体24中 并形成n掺杂区域12和p掺杂区域14以及表面珪化物层12A、 14A、 22A 和24A，如图13和14所示。
图15是根据上述描述制造的CMOS 二极管的一部分的SEM照片。 特别地，图15示出了由位于其间的氮化硅隔离结构23彼此间隔开的第一 栅极导体22与第二栅极导体24。此外，在第一栅极导体22和第二栅极导 体24之上提供了氧化物衬里25，并在整个二极管之上形成氮化硅帽层30。
注意，提供本发明的附图用于示例目的，所以未按比例绘出。
虽然在这里参考特定的实施例、特征和方面描述了本发明，但是应该 认识到，本发明没有因此受到限制，而是在效用上扩展到其他的修改、变 化、应用、和实施例，因此，所有这样的其他的修改、变化、应用、和实 施例应被认为落入本发明的精神和范围内。
权利要求
1. 一种半导体器件，包括半导体衬底，具有n型导电性的第一掺杂区域和p型导电性的第二掺杂区域以及位于其间的第三掺杂区域，其中所述第三掺杂区域具有n型或p型导电性和低于所述第一或第二区域的掺杂剂浓度；栅极介质层，位于所述半导体衬底之上；n型导电性的第一栅极导体，位于邻近所述半导体衬底中的所述第一掺杂区域的所述介质层上；以及p型导电性的第二栅极导体，位于邻近所述半导体衬底中的所述第二掺杂区域的所述介质层上，并且所述第二栅极导体与所述第一栅极导体通过位于其间的介质隔离结构分隔开并隔离，其中设置和构建所述第一、第二和第三掺杂区域和所述第一和第二栅极导体以在所述第三掺杂区域与所述第二或所述第一掺杂区域之间形成积累区域和下伏耗尽区域。
2. 根据权利要求l的半导体器件，其中所述介质隔离结构包括选自氧 化物、氮化物和氧氮化物的介质材料。
3. 根据权利要求1的半导体器件,其中所述介质隔离结构包括氮化硅。
4. 根据权利要求1的半导体器件，其中所述介质隔离结构包括氧化硅。
5. 根据权利要求l的半导体器件，其中所述第一和第二掺杂区域和所 述第一和第二栅极导体均包括表面硅化物层。
6. 根据权利要求l的半导体器件，还包括沿所述第一和第二栅极导体 的一个或多个侧壁的一个或多个介质隔离物。
7. 根据权利要求6的半导体器件，其中所述一个或多个介质隔离物包 括一个或多个氧化物隔离物。
8. 根据权利要求7的半导体器件，其中所述一个或多个介质隔离物还 包括一个或多个氮化物隔离物。
9. 根据权利要求l的半导体器件，还包括在所述第一和第二栅极导体和所述半导体衬底之上的介质帽层。
10. —种半导体器件，包括半导体衬底，包括n型导电性的第一掺杂区域和p型导电性的第二掺 杂区域以及位于其间的第三掺杂区域，其中所述第三掺杂区域具有n型导 电性和低于所述第一区域的掺杂剂浓度；栅极介质层，位于所述半导体衬底之上；n型导电性的第一栅极导体，位于邻近所述半导体衬底中的所述第一 掺杂区域的所述介质层上；以及p型导电性的第二栅极导体，位于邻近所述半导体衬底中的所述第二 掺杂区域的所述介质层上，并且所述第二栅极导体与所述第 一栅极导体通 过位于其间的介质隔离结构分隔开并隔离，其中^:置和构建所述第 一、第二和第三掺杂区域和所述第 一和第二栅 极导体以在所述第三掺杂区域与所述第二掺杂区域之间形成积累区域和下 伏耗尽区域。
11. 根据权利要求10的半导体器件，其中所述介质隔离结构包括选自 氧化物、氮化物和氧氮化物的介质材料。
12. 根据权利要求10的半导体器件，其中所述介质隔离结构包括氮化硅。
13. 根据权利要求10的半导体器件，其中所述介质隔离结构包括氧化硅。
14. 根据权利要求10的半导体器件，其中所述第一和第二掺杂区域和 所述第一和第二栅极导体均包括表面硅化物层。
15. 根据权利要求10的半导体器件，还包括沿所述第一和第二栅极导 体的 一个或多个侧壁的 一个或多个介质隔离物。
16. 根据权利要求10的半导体器件，还包括在所述第一和第二栅极导 体和所述半导体衬底之上的介质帽层。
17. —种半导体器件，包括半导体衬底，包括n型导电性的第一掺杂区域和p型导电性的第二掺杂区域以及位于其间的第三掺杂区域，其中所述第三掺杂区域具有p型导电性和低于所述第二区域的掺杂剂浓度； 栅极介质层，位于所述半导体衬底之上；n型导电性的第一栅极导体，位于邻近所述半导体衬底中的所述第一 掺杂区域的所述介质层上；以及P型导电性的第二栅极导体，位于邻近所述半导体衬底中的所述第二 掺杂区域的所述介质层上，并且所述第二栅极导体与所述第一栅极导体通 过位于其间的介质隔离结构分隔开并隔离，其中设置和构建所述第 一、第二和第三掺杂区域和所述第 一和第二栅 极导体以在所述笫三掺杂区域与所述第 一掺杂区域之间形成积累区域和下 伏耗尽区域。
18. 才艮据权利要求17的半导体器件，其中所述介质隔离结构包括选自 氧化物、氮化物和氧氮化物的介质材料。
19. 根据权利要求17的半导体器件，其中所述介质隔离结构包括氮化硅。
20. 才艮据权利要求17的半导体器件，其中所述介质隔离结构包括氧化硅。
21. 根据权利要求17的半导体器件，其中所述第一和第二掺杂区域和 所述第一和第二栅极导体均包括表面硅化物层。
22. 根据权利要求17的半导体器件，还包括沿所述第一和第二栅极导 体的一个或多个侧壁的一个或多个介质隔离物。
23. 根据权利要求17的半导体器件，还包括在所述第一和第二栅极导 体和所述半导体衬底之上的介质帽层。
24. —种用于形成半导体器件的方法，包括以下步骤 在半导体衬底之上形成栅极介质层，所述半导体衬底具有位于其中的n型或p型导电性的阱区域；在所述栅极介质层之上形成第一和第二栅极导体，其中所述第一和第 二栅极导体彼此分隔开；在所述第 一与第二栅极导体之间形成介质隔离结构；使用n型掺杂剂种选择性地掺杂所述第一栅极导体和在所述半导体衬 底的所述阱区域中的第一区域；以及使用p型掺杂剂种选择性地掺杂所述第二栅极导体和在所述半导体衬 底的所述阱区域中的第二区域，所述第二区域与所述第一区域分隔开并由 此在所述阱区域中在其间限定了第三区域，其中设置和构建所述第 一、第二和第三掺杂区域和所述第 一和第二栅 极导体以在所述第三区域与所述第二或第 一 区域之间形成积累区域和下伏 耗尽区域。
25. 根据权利要求24的方法，其中所述半导体衬底的所述阱区域具有 n型导电性，在所述第三区域与所述第二区域之间形成所述积累区域，并 且所述积累区域的宽度与所述第二栅极导体的宽度正相关。
26. 根据权利要求24的方法，其中所述半导体衬底的所述阱区域具有 p型导电性，在所述第三区域与所述第一区域之间形成所述积累区域，并 且所述积累区域的宽度与所述第一栅极导体的宽度正相关。
27. 根据权利要求24的方法，其中这样形成所述介质隔离结构，通过 在所述第一和第二栅极导体之上淀积均厚介质层，然后将所述均厚介质层 的至少一部分构图为至少所述介质隔离结构。
28. 根据权利要求27的方法，其中将所述均厚介质层的附加的部分构 图为沿所述第 一和第二栅极导体的 一个或多个侧壁的 一个或多个介质隔离 物。
29. 根据权利要求27的方法，其中所述介质隔离结构包括选自氧化物、 氮化物和氧氮化物的介质材料。
30. 根据权利要求27的方法，其中所述介质隔离结构包括氮化硅或氧 化硅。
全文摘要
本发明提供了一种具有双栅极导体的改善的CMOS二极管结构。具体而言，形成包括第一n掺杂区域和第二p掺杂区域的衬底。n型或p型导电性的第三区域位于所述第一与第二区域之间。n型导电性的第一栅极导体和p型导电性的第二栅极导体位于所述衬底之上并分别邻近所述第一和第二区域。此外，所述第二栅极导体通过介质隔离结构与所述第一栅极导体分隔开并隔离。在所述二极管结构中在所述第三区域与所述第二或第一区域之间形成具有下伏的耗尽区域的积累区域，并且所述积累区域优选地具有与所述第二或第一栅极导体宽度正相关的宽度。
文档编号H01L23/62GK101427370SQ200780014206
公开日2009年5月6日 申请日期2007年4月25日 优先权日2006年4月26日
发明者D·M·翁森格, W·劳施, 杨海宁 申请人:国际商业机器公司