用于金属互连的介电间隔件和形成该介电间隔件的方法

专利名称：用于金属互连的介电间隔件和形成该介电间隔件的方法
技术领域：
本发明涉及集成电路领域。
2)
背景技术：
在集成电路制造中利用金属互连作为将各种电子和半导体器件连 接成全局电路的部件。在制造此类互连时考虑的两个关键因素是每个 金属互连的电阻(R)和耦合电容(C)，即，在金属互连之间生成的串扰。 这两个因素均妨碍金属互连的效率。因此， 一直希望在金属互连中降 低电阻和电容以便减轻所谓的"RC延迟"。
在过去的十年内，诸如在微处理器上发现的那些性能等集成电路 性能已通过将铜互连结合到线处理顺序的"后端"而得到极大的增强。 存在此类铜互连而不是铝互连大大降低了此类互连的电阻，有助于实 现其改进的传导和效率。降低金属互连之间生成的耦合电容的尝试包 括了使用容纳金属互连的低K(2.5-4)介电层，其中，K是介电层的介 电常数。但是，结合此类薄膜已证明是复杂的。降低金属互连之间耦 合电容的其它尝试集中于"气隙"技术，在此类技术中，金属线之间 不存在介电层。虽然此技术对于降低耦合电容有效，使得空气具有仅 为1的K值，但缺乏支持的介电层会损害多个金属互连的结构集成度。
因此，本文描述了一种减轻多个金属互连中RC延迟的方法。


图1示出根据本发明实施例，具有不接触间隔件(spacer)的多 个互连横截面图，这些间隔件显示了有着点通孔和无着点通孔。
图2示出根据本发明实施例，具有不接触间隔件的一对互连横截面图，其中，互连凹陷到基础介电层。
图3示出根据本发明实施例，具有不接触间隔件的多个互连^f黄截 面图，这些间隔寸牛显示了 4为互连(dummy interconnect)。
图4示出根据本发明实施例，具有不接触间隔件的多个互连横截 面图，这些间隔件显示了在金属互连旁填充有介电层的大间隔。
图5A-J示出根据本发明实施例，表示多个互连形成的横截面图， 包括形成不接触的介电间隔件的步骤。
图6A-C示出根据本发明实施例，表示具有不接触间隔件的多个 互连形成的横截面图。
图7示出根据本发明实施例，具有弱接触介电间隔件的多个互连 横截面图。
具体实施例方式
本文描述了具有介电间隔件、在集成电路中使用的多个金属互连 和制造具有介电间隔件的此类多个金属互连的工艺。在下面的说明 中，为提供本发明的详尽理解而陈述了多个特定的细节，如特定的尺 寸和化学状况。本领域的技术人员将明白，本发明可在这些特定细节 不存在的情况下实践。在其它实例中，诸如图案化步骤等熟知的处理 步骤未详细描述以便不必要地混淆本发明。此外，要理解，图中所示 各种实施例是图示表示，并且不一定按比例画出。
本文公开的是用于金属互连的介电间隔件和形成此类介电间隔件 的方法。结合与金属互连侧壁相邻的介电间隔件会导致在各种金属互 连之间的耦合电容较低，可为多个互连及其连接通孔提供物理支持， 并且可提供无着点通孔可驻留其上的区域。因此，可形成为结合到集 成电路提供充分集成度，并提供无着点通孔可"着底(land)"其上 的区域的"气隙"金属互连体系结构。
在金属互连之间使用介电间隔件可降低此类金属互连之间的耦合 电容或"串扰"，因此，介电间隔件可用于减轻一系列金属互连内的"RC延迟"。此外，金属互连之间结合介电间隔件可允许在此类金 属互连之间的空间中使用介电常数降低的材料(例如，介电常数小于 二氧化硅的材料)，从而进一步降低耦合电容。例如，可连同介电间 隔件利用在金属互连之间的低K (2.5-4的介电常数，其中二氧化硅 大约为4)介电层。此外，介电间隔件可与一系列金属互连之间的气 隙(介电常数为1) 一起使用，以大大降低金属互连之间的电容耦合。 在金属互连之间包括介电间隔件可允许只在通孔驻留的层上使用介 电层。此类方案可执行而不损坏基于多个金属互连的电子结构集成 度。
在与金属互连相邻的介电间隔件与邻近金属互连相邻的介电间隔 件不接触时，即，在它们不连接时，这些金属互连之间的电容耦合可 大大减少。因此，通过断开覆盖一系列金属互连的共形膜接触性，即， 在金属互连的侧壁上形成不接触的介电间隔件，金属互连之间的电容 耦合路径可断开，减少RC延迟。
与金属互连侧壁相邻的介电间隔件可用于制造包括多个金属互连 的集成电路。根据本发明实施例，形成了如图1所示的多个金属互连 100。金属互连102和104可相互间隔分开，并可位于介电层106上 方。金属互连102和104可包括可从金属互连一端导电到金属互连另 一端的任何适合的材料。在一个实施例中，金属互连102和104由铜、 银、铝或其合金组成。在另一实施例中，金属互连102和104包括散 布的碳纳米管阵列。介电层106可包括适合向多个互连IOO提供结构 集成度的任何材料。在一个实施例中，介电层106的介电常数范围为 2-5.5。在另一实施例中，介电层106的介电常数范围为2.5-4。在一个 实施例中，介电层106由二氧化硅、硅酸或孔隙率0-10%的掺碳氧化 物组成。
介电间隔件108可位于与金属互连102和104的侧壁相邻的位置。 根据本发明实施例，介电间隔件108如图1所示相互之间是不接触的， 即，互不连接。介电间隔件108可由适合向多个互连100提供结构集成度的任何材料组成。在实施例中，介电间隔件108由可通过高选择 性蚀刻的材料组成。在一个实施例中，介电间隔件108的介电常数范 围为3 -7。在另一实施例中，介电间隔件的介电常数在4-6之间，并 且大于介电层106的介电常数。在一个实施例中，介电间隔件108由 氮化硅、碳化硅、掺氮碳化硅、掺氧碳化硅、掺硼碳氮化物或掺硼碳 化硅组成。在另一实施例中，间隔件108是金属基型，并且由CoW 或CoWBP组成。
参照图1,互连的第二层可位于第二介电层106上方，而第二介 电层又位于金属互连102和104上方。第三金属互连110可通过由介 电层106容纳的通孔112连接到金属互连102。在通孔112是如图1 所示无着点通孔的情况下，介电间隔件108可具有足以为通孔112"着 底"提供表面的宽度。在一个实施例中，介电间隔件108的宽度范围 为5-20纳米。在另一实施例中，通孔112是在金属互连102顶部表面 一部分上和介电间隔件108顶部表面一部分上。为与无着点通孔112 进行比较，根据本发明实施例，图1中示出了有着点通孔114。
结构100中的金属互连可包括阻挡层116。阻挡层116可包括适 合禁止金属互连内电迁移以防止金属互连氧化或者为镶嵌 (damascene )工艺中的成核提供表面的任何材料。在一个实施例中， 阻挡层116由钽、钛、氮化钽、氧化钛或其组合组成。在另一实施例 中，阻挡层116的厚度范围为50 -150埃。
结构100中的金属互连也可包括覆盖层(capping layer) 118。覆 盖层118可包括禁止金属互连内电迁移以防止金属互连氧化或者在介 电间隔件108形成期间保护金属互连的任何材料。覆盖层118也可允 许使用含氧介电间隔件108。在一个实施例中，覆盖层118包括铱、 钌、钴、钴/鵠合金、钴/鴒磷化物、钴硼磷化物或其组合。
参照图1，由于介电间隔件108是不接触的，并且相互不接触， 因此，在与邻近金属互连102和104相关联的介电间隔件108之间可 存在间隙120。间隙120可由能够使在金属互连102与104之间有很小电容耦合的任何合适材料或气体组成。在一个实施例中，间隙120 由空气组成。在另一实施例中，间隙120的介电常数在1与2.5之间。 在另一实施例中，间隙120由孔隙率25-40%的#^友氧化物组成。在一 个实施例中，间隙120的介电常数小于介电层106的介电常数。
间隙120可具有足以减轻邻近金属互连之间串扰的宽度，但足够 窄，可阻止上部介电层106沉积期间上部介电层106的填充。在实施 例中，间隙120的宽度足以减轻邻近介电间隔件108之间的串扰。在 一个实施例中，间隙120的宽度大致等于介电间隔件108的宽度。在 另一实施例中，间隙120的宽度范围为5-20纳米。在一个实施例中， 间隙120的宽度大约为邻近金属互连之间距离的三分之一。
结合不接触介电间隔件的多个金属互连可要求结构加固。根据本 发明实施例，此类金属互连凹陷到基础介电层，从而"固定 (anchoring)"金属互连。参照图2,可包括阻挡层216的金属互连 202和204凹陷到介电层206中。介电间隔件208可不凹陷，但如图 2所示仍可不接触，并通过间隙220隔开。在一个实施例中，包括多 个金属互连的结构200具有由于金属互连202和204的固定而得到的 改进的结构集成度。在另一实施例中，凹进的金属互连202和204通 过镶嵌工艺形成，其中，在介电层206中的凹口在镶嵌图案化步骤期 间形成。
结合不接触介电间隔件的多个金属互连可包括具有可变间隔的有 源金属互连体系结构。有源金属互连之间各种间隔的此类体系结构可 禁止形成总气隙体系结构，因为叠加的(overlying)介电层可填充更 宽的间隙，并且可因此增大进一步隔开的金属互连之间的耦合电容。 根据本发明实施例，伪金属互连，即未连接到集成电路有源部分的金 属互连用于保持金属互连之间的等同间隔。参照图3,多个金属互连 300包括伪金属互连330。在一个实施例中，伪金属互连330阻止介 电层306填充邻近有源金属互连上不接触介电间隔件之间的间隙。
作为与图3相关联结构的备选，结合不接触介电间隔件、包括具有可变间隔的有源金属互连体系结构的多个金属互连可不结合伪金 属互连。根据本发明实施例，与相互进一步隔开的邻近金属互连相关
联的不接触介电间隔件之间的间隔可填充有叠加的介电层。参照图4, 邻近金属互连412和414比邻近金属互连402和404进一步隔开。金 属互连402和404上方的介电层406未填充在金属互连402与404之 间的间隙，而金属互连412和414上方的介电层440填充了金属互连 412与414之间的间隙。在一个实施例中，宽度比介电间隔件宽度更 大的间隙填充有叠加的介电层440。根据本发明实施例，介电层440 沉积厚度足以填充金属互连412与414之间的间隙，其中，如图4所 示，间隙宽度大于介电间隔件的宽度，并且厚度足以随后抛光为在金 属互连412与414上方和之间的平整表面。根据本发明另一实施例， 介电层440旋涂厚度足以填充金属互连412与414之间的间隙，其中， 如图4所示，间隙宽度大于介电间隔件的宽度，并且厚度足以在金属 互连412与414上方和之间提供平整表面。
用于金属互连的介电间隔件可通过任何适合的方法制造，使得在 介电间隔件形成期间保持金属互连和基础介电层的集成度。根据本发 明实施例，图5A-J示出用于在集成电路中多个金属互连的不接触介电 间隔件的形成。参照图5A,结构500可包括多个互连的一部分、半 导体衬底或半导体或电子器件阵列。在一个实施例中，结构500是装 在介电层中的互补型金属氧化物半导体(CMOS)晶体管。如图5A所 示，介电层502沉积在结构500上方。通过在结构500上方提供介电 层502大致均匀覆盖的任何适合技术，可沉积介电层502。在一个实 施例中，通过旋涂工艺、化学汽相沉积工艺或基于聚合物的化学汽相 沉积工艺而沉积介电层502。介电层502可包括充当用于具有介电间 隔件的多个金属互连的耐用基底的任何适合金属。在一个实施例中， 介电层502由二氧化硅、硅酸或孔隙率0-10%的掺碳氧化物组成。
金属互连可通过任何适合技术在介电层502上方形成。在一个实 施例中，金属互连通过应用到掩盖金属薄膜(blanket metal film)的负蚀刻(subtractive etch)工艺形成。在另 一实施例中，金属互连通过镶 嵌技术形成。参照图5B-5D,使用牺牲介电层的镶嵌技术可用于形成 金属互连。如图5B所示，通过提供在介电层502上方大致均匀覆盖 的牺牲介电层504的任何适合技术，可沉积牺牲介电层504。在一个 实施例中，通过旋涂工艺、化学汽相沉积工艺或基于聚合物的化学汽 相沉积工艺而沉积牺牲介电层504。牺牲介电层504可包括随后可去 除而不影响介电层502或金属互连的任何适合材料。在一个实施例中， 牺牲介电层504由孔隙率20-35%的掺碳氧化物组成。
参照图5C，牺牲介电层504可^皮图案化以形成图案化牺牲介电层 506，该层暴露了部分介电层502。金属互连510随后可如图5D所示， 在图案化牺牲介电层中、在介电层502暴露表面上方形成。金属互连 510可通过填充在图案化牺牲介电层506中形成的沟槽的任何适合技 术形成。在一个实施例中，通过电沉积工艺及随后的化学-机械抛光步 骤而沉积金属互连510。金属互连510可包括可从金属互连一端导电 到金属互连另一端的任何适合的材料。在一个实施例中，金属互连510 由铜、银、铝或其合金组成。在另一实施例中，金属互连510包括散 布的^f灰纳米管阵列。
如图5D所示，金属互连510可包括阻挡层508。通过对图案化牺 牲介电层506中形成的沟槽侧壁和底部均匀加衬(evenly lines)的任何 适合技术，可沉积阻挡层508。在一个实施例中，通过原子层沉积工 艺、化学汽相沉积工艺或物理汽相沉积工艺而沉积阻挡层508。阻挡 层508可包括适合禁止金属互连510内电迁移以防止金属互连510氧 化或者为镶嵌工艺中的成核提供表面的任何材料。在一个实施例中， 阻挡层508由钽、钬、氮化钽、氧化钬或其组合组成。在另一实施例 中，阻挡层508的厚度范围为50-150埃。
金属互连510也可包括覆盖层512。覆盖层512可包括适于禁止 金属互连内电迁移以防止金属互连氧化或者在介电间隔件形成期间 保护金属互连的任何材料。覆盖层512也可允许使用含氧介电间隔件。在一个实施例中，覆盖层512包括铱、钌、钴、钴/鴒合金、钴/鴒磷 化物、钴硼磷化物或其组合。
如图5E所示，可去除图案化牺牲介电层506以提供开放的 (free-standing )金属互连510。图案化牺牲介电层506可通过任何适 合的技术去除，其中，去除工艺不影响介电层502或金属互连510。 根据本发明一个实施例，图案化牺牲介电层506由孔隙率20-35%的掺 碳氧化物组成，介电层502由孔隙率0-10%的掺碳氧化物组成，并且 图案化牺牲介电层506通过包括20-30%容积的氢氧化四曱铵的湿蚀 刻化学剂去除。
参照图5F,形成间隔件的介电层514可跨金属互连510和在介电 层502的暴露表面上方共形沉积。通过形成共形或近共形层的任何适 合技术，可沉积形成间隔件的介电层514。此外，通过不会使可能位
积形成间隔件的介电层514。在一个实施例中，形成间隔件的介电层 514在400 。C或低于该温度沉积。在另 一实施例中，通过原子层沉积 或化学汽相沉积而沉积形成间隔件的介电层514。形成间隔件的介电 层514可包括可提供无着点通孔可"着底"到其上的表面的任何适合 介电材料。在一个实施例中，形成间隔件的介电层514由氮化硅、碳 化硅、掺氮碳化硅、掺氧碳化硅、掺硼碳氮化物或掺硼碳化硅组成。 在另一实施例中，形成间隔件的介电层514由掺硼,友氮化物层组成， 其中所述掺硼,友氮化物层通过气体曱烷、乙硼烷和氨的反应而形成。 在一个实施例中，如下所述，形成间隔件的介电层514的厚度确定介 电间隔件116的宽度。
如图5G所示，形成间隔件的介电层514可被图案化以形成不接 触的介电间隔件516。通过从金属互连510顶部表面或其相应覆盖层 512及从暴露于金属互连510之间的介电层502顶部表面去除形成间 隔件的介电层514的一部分的任何适合技术，形成间隔件的介电层514 可^^皮图案化。因此，如图5G所示，与金属互连510侧壁或其相应阻挡层508相邻的形成间隔件的介电层514的一部分可保留，以形成不 接触的介电间隔件516。在一个实施例中，通过使用各向异性蚀刻工 艺，形成间隔件的介电层514被图案化以形成介电间隔件516。在另 一实施例中，通过使用包括通式CxFy的碳氟化合物的垂直性干蚀刻或 等离子蚀刻工艺，形成间隔件的介电层514一皮图案化以形成介电间隔 件516，其中，x和y是自然数。在另一实施例中，通过使用包括自 由基碳氟化合物的垂直性干蚀刻或等离子蚀刻工艺，形成间隔件的介 电层514被图案化以形成介电间隔件516。在一个实施例中，介电间 隔件116的宽度由形成间隔件的介电层514的厚度确定。在另一实施 例中，各向异性蚀刻工艺被扩展以去除部分介电层502。
参照图5H，在金属互连510上形成介电间隔件516后，介电层 518可沉积在金属互连510或其相应覆盖层512上方及介电间隔件516 上方。如图5H所示，通过在金属互连510和511上方和介电间隔件 516上方提供大致均匀覆盖而不会大量填充邻近金属互连510和511 的介电间隔件516之间空间的任何适合技术，可沉积介电层518。在 一个实施例中，通过旋涂工艺、化学汽相沉积工艺或基于聚合物的化 学汽相沉积工艺而沉积介电层518。介电层518可包括充当用于金属 互连新层的耐用基底的任何适合金属。在一个实施例中，介电层518 由二氧化硅、硅酸或孔隙率0-10%的掺碳氧化物组成。
间隙520可在邻近金属互连510与511的介电间隔件516之间和 介电层502与518之间形成。间隙520可由能够使金属互连510与511 之间有很小电容耦合的任何合适材料或气体组成。在一个实施例中， 间隙520由空气组成。在另一实施例中，如结合图6A-C论述的一样， 间隙120由孔隙率25-40%的掺^友氧化物组成。
参照图51,介电层518可被图案化以形成在至少部分金属互连511 或其相应覆盖层512上方的通孔沟槽530。未直接在金属互连511顶 部表面上方或其相应覆盖层512上方的通孔沟槽530的任何部分可以 在部分介电间隔件516上方。根据本发明实施例，如图5I所示，介电间隔件516提供无着点通孔沟槽530可着底到其上的表面。参照图5J， 金属互连522和524的第二层可在介电层518上方形成。根据本发明 实施例，金属互连524通过无着点通孔526与基础金属互连511连接。 因此，可以形成具有不接触介电间隔件以便为结合到集成电路中提供 结构支持和提供无着点通孔可"着底"其上的区域的"气隙，，金属互 连体系结构。
根据本发明另一实施例，如图6A-C所示，可使用与空气不同的 材^f填充图5H的间隙520。参照图6B,空隙介电层660可在图6A 所示的结构(类似于图5G的结构)上沉积。空隙介电层660可由能 够使金属互连610之间有很小电容耦合的任何合适材料组成。在一个 实施例中，空隙介电层660的介电常数在1与2.5之间。在另一实施 例中，空隙介电层660由孔隙率25-40%的掺碳氧化物组成。在一个实 施例中，空隙介电层660的介电常数小于介电层602的介电常数。介 电层618随后可沉积在金属互连610或其相应金属覆盖612上方、介 电间隔件616上方及空隙介电层660上方。在一个实施例中，空隙介 电层660的介电常数小于介电层618的介电常数。因此，可以形成具 有不接触介电间隔件以便为结合到集成电路中提供结构支持和提供 无着点通孔可"着底"其上的区域的"超低K间隙"金属互连体系结 构。
在形成间隔件的介电层514图案化以形成介电间隔件516 (上面 的图5F和5G)期间，不完全的蚀刻工艺会在金属互连上方和介电间 隔件之间的部分介电层上方留下残余部分的形成间隔件的介电层 514。根据本发明实施例，如图7所示，不完全的形成间隔件的介电 层图案化产生了 "弱接触"介电间隔件716和在介电层702上方及金 属互连710上方的残余介电材料770。因此，可以形成具有弱接触介 电间隔件以便为结合到集成电路中提供结构支持和提供无着点通孔 可"着底"其上的区域的"气隙，，金属互连体系结构。
虽然上述实施例设想了用于金属互连的不接触介电间隔件，但本发明并不限于使用金属互连。导电碳纳米管可捆绑在一起，并用作互 连以将电子或半导体器件结合到集成电路中。根据本发明另一实施 例，不接触的介电间隔件连同基于导电碳纳米管的互连一起使用。因 此，不接触介电间隔件可在基于成束碳纳米管的互连侧壁上形成以减
少与此类互连相关联的RC延迟，提供互连体系结构的耐用性，或者 提供无着点通孔可着底其上的表面。
因此，结合介电间隔件的多个金属互连和形成此类介电间隔件的 方法已描述。在一个实施例中，与邻近金属互连相邻的介电间隔件是 相互不接触的。在另一实施例中，与邻近金属互连相邻的介电间隔件 相互之间弱接触。在一个实施例中，介电间隔件可提供无着点通孔可 有效着底其上的区域。
权利要求
1. 一种具有多个互连的电子结构，包括第一介电层；第一互连，其中所述第一互连在所述第一介电层上方；第二互连，其中所述第二互连在所述第一介电层上方，并且其中所述第二互连与所述第一互连间隔分开；第一介电间隔件，其中所述第一介电间隔件与所述第一互连的侧壁相邻，并且其中所述第一介电间隔件在所述第一与所述第二互连之间；第二介电间隔件，其中所述第二介电间隔件与所述第二互连的侧壁相邻，其中所述第二介电间隔件在所述第一互连与所述第二互连之间，并且其中所述第一介电间隔件和所述第二介电间隔件是相互不接触的，在所述第一介电间隔件与所述第二介电间隔件之间有第一间隙；以及第二介电层，其中所述第二介电层在所述第一互连和所述第二互连的上方，其中所述第二介电层在所述第一介电间隔件和所述第二介电间隔件的上方，以及其中所述第二介电层在所述第一介电间隔件与所述介电间隔件之间的所述第一间隙上方。
2. 如权利要求l所述的结构，其中所述第一间隙包括空气。
3. 如权利要求1所述的结构，其中所述第一介电间隔件和所述第 二介电间隔件的介电常数大于所述第一介电层和所述第二介电层的 介电常数，以及其中所述第一介电层和所述第二介电层的介电常数大 于所述第 一间隙的所述介电常数。
4. 如权利要求3所述的结构，其中所述第一介电间隔件和所述第 二介电间隔件由氮化硅、碳化硅、掺氮碳化硅、掺氧碳化硅、掺硼碳 氮化物或掺硼碳化硅组成，其中所述笫一介电层和所述第二介电层由 二氧化硅、硅酸或孔隙率0-10%的掺碳氧化物组成，以及其中所述第一间隙由孔隙率25-40%的掺石灰氧化物或空气组成。
5. 如权利要求1所述的结构，其中所述第一介电间隔件和所述第 二介电间隔件的宽度大致等于所述第 一 间隙的宽度。
6. 如权利要求5所述的结构，其中所述第一介电间隔件和所述第 二介电间隔件的所述宽度在5-20纳米的范围内。
7. 如权利要求l所述的结构，还包括通孔，其中至少部分所述通孔是在所述笫二介电层中，其中所述 通孔在所述第一互连的部分顶部表面上，以及其中所述通孔是在所述 第一介电间隔件的部分顶部表面上。
8. 如权利要求1所述的结构，其中所述第一互连和所述第二互连 凹陷入所述第一介电层中。
9. 如权利要求l所述的结构，还包括第三互连，其中所述第三互连在所述第一介电层上方，其中所述 第三互连与所述第二互连间隔分开；第三介电间隔件，其中所述第三介电间隔件与所述第二互连的侧 壁相邻，并且其中所述第三介电间隔件在所述第二互连与所述第三互 连之间；第四介电间隔件，其中所述第四介电间隔件与所述第三互连的侧 壁相邻，其中所述第四介电间隔件在所述第二互连与所述第三互连之 间，其中所述第三介电间隔件和所述第四介电间隔件是相互不接触 的，在所述第三介电间隔件与所述第四介电间隔件之间有第二间隙， 其中所述第二间隙的宽度大于在所述第 一介电间隔件与所述第二介 电间隔件之间的所述第一间隙的宽度，以及其中所述第二介电层在所 述第三介电间隔件与所述第四介电间隔件之间的所述第二间隙中。
10. 如权利要求l所述的结构，还包括第三互连，其中所述第三互连在所述第一介电层上方，其中所述 第三互连与所述第二互连间隔分开，以及其中所述第二互连是伪互 连；第三介电间隔件，其中所述第三介电间隔件与所述第二互连的侧 壁相邻，并且其中所述第三介电间隔件在所述第二互连与所述第三互连之间；第四介电间隔件，其中所述第四介电间隔件与所述第三互连的侧 壁相邻，其中所述第四介电间隔件在所述第二互连与所述第三互连之 间，其中所述第三介电间隔件和所述第四介电间隔件是相互不接触 的，在所述第三介电间隔件与所述第四介电间隔件之间有第二间隙， 其中所述第二间隙的宽度大致等于在所述第 一介电间隔件与所述第 二介电间隔件之间的所述第 一 间隙的宽度，以及其中所述第二介电层 在所述笫三介电间隔件与所述第四介电间隔件之间的所述第二间隙 上方。
11. 如权利要求10所述的结构，其中所述第一间隙和所述第二间 隙包括空气。
12. 如权利要求IO所述的结构，其中所述第一介电间隔件、所述 第二介电间隔件、所述第三介电间隔件和所述第四介电间隔件的宽度 大致等于所述第一间隙和所述第二间隙的宽度。
13. —种用于制造具有多个互连的电子结构的方法，包括 形成第一介电层；形成第一互连和第二互连，其中所述第一互连和所述第二互连在 所述第一介电层上方形成，并且其中所述第一互连与所述第二互连间 隔分开；在所述第一互连和所述第二互连上方、沿所述第 一互连和所述第 二互连的侧壁并在所述第一互连与所述第二互连之间的所述介电层顶部表面上方沉积形成间隔件的介电层；去除在所述第一互连和所述第二互连上方及在所述第一互连与 所述第二互连之间的所述第一介电层的顶部表面上方的所述形成间 隔件的介电层的部分区域，以形成与所述第一互连和所述第二互连的 侧壁相邻的介电间隔件，在所述第一互连与所述第二互连之间的所述介电间隔件之间具有间隙；以及在所述第一互连和所述第二互连上方、在所述第一互连与所述第 二互连之间的所述介电间隔件之间的所述间隙上方以及与所述第一 互连和所述第二互连的侧壁相邻的所述介电间隔件上方形成第二介 电层。
14. 如权利要求13所述的方法，其中去除在所述第一互连和所述 第二互连上方及在所述第一互连与所述第二互连之间的所述第一介 电层顶部表面上方的所述形成间隔件的介电层的部分区域将暴露所 述第一互连和所述第二互连的顶部表面，并且暴露在所述第一互连与 所述第二互连之间的所述第 一介电层的顶部表面，以形成与所述第一 互连和所述第二互连的所述侧壁相邻的不"^矣触介电间隔件。
15. 如权利要求13所述的方法，其中所述形成间隔件的介电层通 过化学汽相沉积工艺或通过原子层沉积工艺沉积，并且其中所述形成 间隔件的介电层由氮化硅、碳化硅、掺氮碳化硅、掺氧碳化硅、掺硼 碳氮化物或掺硼碳化硅组成。
16. 如权利要求13所述的方法，其中所述形成间隔件的介电层由 掺硼碳氮化物层组成，并且其中所述掺硼碳氮化物层通过气体曱烷、 乙硼烷和氨的反应而形成。
17. 如权利要求13所述的方法，其中去除在所述第一互连和所述 第二互连上方及在所述第一互连与所述第二互连之间的所述第一介 电层顶部表面上方的所述形成间隔件的介电层的部分区域包括使用 各向异性蚀刻工艺。
18. 如权利要求13所述的方法，其中所述第一介电层和所述第二 介电层通过旋涂工艺、化学汽相沉积工艺或基于聚合物的化学汽相沉 积、工艺形成。
19. 如权利要求18所述的方法，其中所述第一介电层和所述第二 介电层由二氧化硅、硅酸或孔隙率0-10%的掺碳氧化物组成。
20. 如权利要求13所述的方法，还包括在形成所述第一互连和所述第二互连之前，在所述第一介电层上方形成牺牲介电层；以及在形成所述第一互连和所述第二互连之后并在沉积所述形成间 隔件的介电层之前去除所述牺牲介电层，其中所述牺牲介电层^皮去除 而不影响所述第一介电层。
全文摘要
描述了包含介电间隔件的多种金属互连和形成此类介电间隔件的方法。在一个实施例中，与邻近金属互连相邻的介电间隔件是相互不接触的。在另一实施例中，介电间隔件可提供无着点通孔可有效着底的区域。
文档编号H01L21/28GK101438388SQ200780015999
公开日2009年5月20日 申请日期2007年5月1日 优先权日2006年5月4日
发明者B·博亚诺夫, M·A·侯赛因 申请人:英特尔公司