专利名称：使用Ⅲ-Ⅴ族化合物半导体及高介电常数栅极电介质的掩埋沟道金属氧化物半导体场效 ...的制作方法
技术领域：
本发明涉及半导体结构及其制造方法。更特别是，本发明涉及可以作为 场效应晶体管(FET)的掩埋沟道的含有m-v族化合物半导体的异质结构。 本发明还提供制造该含有in-v族化合物半导体的异质结构的方法。此外，
本发明还提供形成包含本发明的异质结构作为掩埋沟道的FET的方法。
背景技术：
由于它们的高电子空穴迁移率，化合物半导体作为用于先进的超大尺寸
集成(ULSI)数字逻辑应用的沟道材料，正在重新受到重视。例如， InGaAs/InAlAs材料系统，由于它的大导带偏移及高载流子迁移率，是最有 希望的用于该应用的材料系统之一。生长在InP衬底上的肖特基栅的InGaAs 高电子迁移率晶体管(HEMTs)已经生产大于2S/mm的最大跨导gm值(参 见D.Xu et al.， IEEE Elec. Dev. Let., 20, 206(1999))，并就功率延迟积 (power-delay product )而言显示出优势(参见D.H. Kim et al" IEDM Tech. Dig, 787, (2005))。
尽管有这些有希望的结果，对于ULSI应用，InGaAs沟道场效应晶体管 (FETs)最终将需要引入高介电常数(k)的电介质作为栅极电介质，从而满足 电^^世漏要;夂。
对于InGaAs沟道金属氧化物半导体场效应晶体管(MOSFETs)的先前 工作主要集中在表面沟道器件结构。例如，参见F. Ren, IEEE. Elec. Dev. Let" 19,309 (1998)。然而，这样的器件需要形成非常高质量的半导体/电介质界面 从而保持靠近表面层导带边缘的低界面态密度。
尽管在本领域中有上述进步，对于FET应用的InGaAs沟道的集成仍然 在下列领域需要突破(i)结合与高k栅极电介质兼容性的表面钝化，(ii) 超过22 nm的CMOS技术的可缩放性的量子阱设计；以及(iii)在源极/漏 极区中的低电阻。至今为止，申请人不知道任何现有技术中的含有III-V族 化合物半导体的结构可以满足上述需要。
6由上述可知，需要提供一种含有ni-v族化合物半导体的异质结构，其
可以被用作包括MOSFETs在内的FETs的掩埋沟道。
还存在对于一种含有m-v族化合物半导体的异质结构的需求，该异质
结构提供(i)结合与高k栅极电介质兼容性的表面钝化，(ii)超过22 nm 的CMOS技术的可缩放性的量子阱设计；以及(iii)在源极/漏极区中的低 电阻。
发明内容
本发明提供一种含有III-V族化合物半导体的异质结构(如量子阱结 构)，其可以被用作用于FET的掩埋沟道。本发明的含有III-V族化合物半
导体的异质结构致力于上述表面钝化问题。此外，本发明的含有m-v族化
合物半导体的异质结构可被缩放到(scaled)超过22 nm CMOS技术。而且，
本发明的含有ni-v族化合物半导体的异质结构，当其出现于在源极/漏极区
中包含选择性外延层的MOSFET中时，可以辅助降低FET的源极/漏极区中 的电阻。
在本发明中，术语"ni-v族化合物半导体"表示半导体材料，其包括 至少一个元素周期表的第ni族中的元素以及至少一个元素周期表的第v族 中的元素。典型地，in-v族化合物半导体为包含m/v元素的二元、三元或 者四元合金。被用于本发明m-v族化合物半导体的例子包括，但不限于，
InGaAs、 InAlAs、 InAlAsSb、 InAlAsP以及InGaAsP。
本发明的含有m-v族化合物半导体的异质结构包括从底部到顶部，
in-v族化合物半导体緩冲层、m-v族化合物半导体沟道层以及m-v族化合 物半导体阻挡层。在本发明中，阻挡层和缓沖层包括ni-v族半导体材料， 且每一个具有比m-v族化合物半导体沟道层的带隙更宽的带隙。也就是说， 阻挡层和緩冲层的每一个由具有比在沟道层中的in-v族化合物半导体的带 隙更大的带隙的m-v化合物半导体构成。术语"带隙"指的是在价带(即 Ev)的顶部和导带(即Ec)的底部之间的能量差。典型地，与沟道层相比 緩冲层也具有宽带隙。
由于宽带隙材料被用于阻挡层和緩冲层而窄带隙材料被用于沟道层，在 一定的栅偏压范围下，载流子被限制沟道层。典型地，当施加典型的栅偏压 条件时，载流子被限制在沟道层内。构将最小化对电介质/m-v族界面特性的严格要求小。相反地，在现有纟支术
中的包括表面沟道in-v族结构的mosfet结构中，在电介质/ni-v族界面
存在的高密度的陷阱(traps)阻止了逆反层(inversion layer )的形成。
此外，由于载流子散射的减少，本发明的用于掩埋沟道MOSFET的含
有III-V族化合物半导体的异质结构具有比传统的包含表面沟道Ill-V的
MOSFET更高的载流子迁移率。
总体来说，本发明的含有m-v族化合物半导体的异质结构包括
具有第一带隙的m-v族化合物半导体缓冲层； 具有位于所述緩沖层的上表面上的第二带隙的ni-v族化合物半导体沟
道层；以及
具有位于III-V族化合物半导体沟道层的上表面上的第三带隙的III-V族
化合物半导体阻挡层，其中，所述第一和第三带隙大于第二带隙。
在本发明的一些实施例中，所述阻挡层包括位于和与III-V族化合物半
领域中被称为5掺杂区(delta doped region )。当掺杂区在阻挡层中存在时， 掺杂剂原子可为n型掺杂剂(即元素周期表中的第IV或VI族中的元素)或 者p型掺杂剂(即元素周期表中的第II或VI族中的元素)。在4参杂区中的掺 杂剂的浓度典型地从大约10"到大约10"原子/cm2，更典型地，在掺杂区中 的掺杂剂的浓度从大约10"到大约1013原子/cm2。
在本发明的另一个实施例中，ni-v族化合物半导体帽层可位于m-v族 化合物半导体阻挡层的顶上。当m-v族半导体帽层存在时，帽层典型地， 但不通常必须，为掺杂层。在in-v族化合物半导体帽层中的掺杂剂可为n
型掺杂剂或p型摻杂剂，n型掺杂剂对于n-MOSFET更典型。与上述的S掺 杂区不同，在帽层中的掺杂剂均匀地分布在层的整个垂直厚度。在帽层的掺 杂剂的浓度典型地从大约1017到大约10"原子/cm3,更典型地，在帽层中的 掺杂剂的浓度从大约1018到大约102Q原子/cm3。
帽层可包括与沟道层相同或不同的ni-v族化合物半导体。在本发明的
优选实施例中，帽层和沟道层包括相同材料元素，但为不同的合金成分。
在本发明的另一个实施例中，阻挡层与緩冲层包括InAlAs合金，而沟 道层包括InGaAs合金。"InAlAs合金"意味着IiixAl^As的组成，其中x为从大约O到大约l,优选地从大约0.4到大约0.6。在本发明的一个高度优选 实施例中，x为0.52。 "InGaAs合金"意味着InyGa!-yAs的组成，其中y为 从大约0到大约1，优选地从大约0.3到大约0.8。在本发明的一个高度优选 实施例中，y为0.7。
在本发明的另一个实施例中，每一所述III-V族化合物半导体层为典型
商品品质的单晶材料。"典型商品品质，，意味着每一所述in-v族化合物半导
体层具有大约105原子/cr^或更少的量级的缺陷密度，更典型地为具有低于 大约5000原子/cn^的缺陷密度。III-V族化合物半导体层的典型商品品质是 利用外延生长工艺，例如分子束外延生长(MBE)或者有机金属化学沉积的 结果。
除了上述含有III-V族化合物半导体的异质结构之外，本发明还涉及例 如FET的结构，其包含作为掩埋沟道的本发明的含有III-V族化合物半导体 的异质结构。从本发明的这个方面看，半导体结构包括
具有上表面的半导体衬底；
道结构包括具有第一带隙的m-v族化合物半导体緩冲层，具有位于所述緩
沖层的上表面上的第二带隙的m-v族化合物半导体沟道层，以及具有位于 m-v族化合物半导体沟道层的上表面上的第三带隙的ni-v族化合物半导体
阻挡层，其中所述第一和第三带隙大于第二带隙；
具有大于4.0的介电常数的电介质材料，其位于所述掩埋沟道结构上且 与所述阻挡层的至少 一部分相接触；
位于所述电介质材料的一部分上的栅导体；以及
与至少所述沟道层相接触的源极接触和漏极接触。
上述用于异质结构的大部分实施例也可以用于这里的含有FET的 (FET-containing )结构。
需要注意的是，在本发明的FET结构中，上述帽层为构图的III-V族化
合物半导体帽层，如果出现，其位于m-v族化合物半导体阻挡层的顶上。 在存在构图的帽层的实施例中，构图的帽层具有延伸到下面的阻挡层的表面 的开口。电介质材料出现在被暴露的阻挡层中。在一些实施例中，电介质材 料存在于构图的帽层的表面上以及开口中，覆盖构图的帽层的^皮暴露的侧壁 和阻挡层被暴露的底部。在包括构图的帽层的实施例中，开口的宽度限定了栅极长度。在一个实施例中，沟道长度小于或等于260 nm。在一些实施例中， 该结构具有正阈值电压。
具有大于4.0的介电常数的电介质材料在这里被称作高k电介质。典型 地，高k电介质具有大约7.0或更高的介电常数，更典型地为具有大约10.0 或更高的介电常数。这里涉及的介电常数是相对于真空而言的，除非另作说 明。特别地，本发明中使用的高k电介质包括，Ig不限于，氧化物、氮化物、 氧氮化物和/或包括金属硅酸盐的硅酸盐、铝酸盐、4i^酸盐和氮化物。在一个 实施例中，优选地，高k电介质包括Hf02、 Zr02、 A1203、 Ti02、 La203、 SrTi03、 LaA103、 Y203、 4丐钬矿氧化物、HfSiOz、 HfA10z或者HfAlOaNb构成。优选 地，高k电介质为Hf基电介质材料。
本发明的栅导体包括任何导电材料，例如多晶硅、多晶锗硅、导电金属、 导电金属合金、导电硅化物、导电氮化物及其组合或者多层。优选地，栅导 体为导电金属，高度优选地为Al、 Pt、 Au、 W和Ti。由于导电金属具有不 同的允许人们去调整器件的阈值电压的功函，选4奪金属栅极是有优势的。
在栅导体的任意一侧的源极和漏极接触，典型地包括导电材料，其包括 上述用于栅导体的导电材料之一。
在本发明的一些实施例中，阻挡层可包括薄的钝化层。当存在时，薄的 钝化层可包括化学氧化物的薄层。可选择地，钝化层可包括非晶Si/Si02或 者Ge/Si/Si02的薄层。
除了上迷结构，本发明还涉及制造这些结构的方法。对于本发明的含有 III-V族化合物半导体的异质结构，该方法包括
首先，在衬底的上表面上外延生长具有第一带隙的ffl-V族化合物半导 体緩冲层；
其次，在所述缓冲层的上表面上外延生长具有第二带隙的m-v族化合
物半导体沟道层；以及
第三，在m-v族化合物半导体沟道层的上表面上外延生长具有第三带 隙的ni-v族化合物半导体阻挡层，其中，所述第一和第三带隙大于第二带隙。
衬底也可为半导体衬底或者至少包括半导体衬底的材料叠层。在其它实 施例中，外延生长的第四个步骤^^进行，即在阻挡层的表面上形成in-v族 化合物半导体帽层。
10对于发明的FET，该方法包括下列步骤
在半导体衬底的顶上形成掩埋沟道结构，其中所述形成包括首先在所述 半导体衬底的上表面上外延生长具有第一带隙的ni-v族化合物半导体緩冲 层；其次在緩沖层的上表面上外延生长具有第二带隙的III-V族化合物半导 体沟道层，以及第三在III-V族化合物半导体沟道层的上表面上外延生长具
有第三带隙的m-v族化合物半导体阻挡层，其中所述第一和第三带隙大于
第二带隙；
在所述掩埋沟道结构上形成具有大于4.0的介电常数的电介质材料，其 与所述阻挡层的至少 一 部分相接触；
在所述电介质材料的一部分上形成4册导体；以及
形成与至少所述沟道层相接触的源极接触和漏才及^^触。
许多上述的实施例也可应用于形成本发明的FET结构。
过横截面图)。
图2为示出适合于用在掩埋沟道MOSFET的本发明的另一个异质结构 的图(通过横截面图)；该异质结构代表高度优选的实施例。
图3为示出使用如图2所示的异质结构的掩埋沟道MOSFET的图(通 过横截面图)。
图4为能量带隙图以及对应于在栅极区域中图3的结构的界面态密度分布。
图5为Lg= 5微米的长沟道MOSFET的漏极电流(mAmps/mm )对漏极 -源才及(drain-to-source ) (V)的图。
图6A-6B分别为Lg=5 microns的长沟道MOSFET的漏才及电流 (mAmps/mm )vsJ册才及-源才及(gate-to-source ) ( V )禾口非本征5夸导gm( mS/mm ) vs.才册极-源极(V)的图。
图7为具有现有技术的HEMT器件的长沟道MOSFET ( Lg=5 microns ) 的栅电流(A/cm2) vs.栅电压(V)的图。
图8为本发明的掩埋沟道MOSFET的电容(pF/cm2) vs.栅电压(V)的图。
li图9为使用100 khz C-V数据的本发明的掩JS沟道MOSFET的迁移率 (cm2/Vs) vs.载流子面密度(1012cm-2)的图。
图10为Lg=260腿的短沟道MOSFET的漏才及电流(mAmps/mm) vs. 栅极-源极(V )的图。
图11为增强模式(EM )的Lg=260 nm的短沟道MOSFET和Lg=260nm 的耗尽模式短沟道MOSFET的漏极电流(mAmps/mm) vs.栅极-源极(V) 的图。
图12为Lg=260 nm的短沟道MOSFET的跨导(mS/mm) vs.栅极-源极 (V)的图。
图13为260nm MOSFET与200nm现有技术HEMT相比的的栅极泄漏 特性的栅电流(mAmps/mm) vs.4册电压(V)的图。
具体实施例方式
本发明提供了包括III-V族半导体阻挡层和III-V族化合物半导体沟道层 的异质结构，包含异质结构作为掩埋沟道结构的FETs以及制造这些结构的 方法，将参考下面的说明和本申请的附图更加详细地描述本发明。需要注意 的是本申请的附图仅做说明的目的，且因此，附图不是按照比例绘制。还需 要注意的在图中相似的附图标记被用来描述相似的材料。
在下述说明中，为了提供本发明的完全理解，阐述了许多具体的细节， 例如特定的结构、元件、材料、尺寸、工艺步骤以及技术。然而，本领域技 术人员将意识到没有这些具体的细节，本发明也可被实施。在其它情况时， 为了避免混淆本发明，众所周知的结构或工艺步骤将不再具体描述。
需要理解的是，当作为层、区或者衬底的元件被提到在其它元件"上" 或"上方"时，它可以直接在另 一个元件上或者也可存在中间元件(intervening element )。相反，当元件被提到"直接，，在另一元件"上"或者"上方，'时， 就不存在中间元件。还需要理解的是，当元件被4是到在另一个元件"下"或 "下方"时，它可以直接在另一个元件下或者也可存在中间元件。相反，当 元件被提到"直接"在另一元件"下，，或者"下方"时，就不存在中间元件。
如上所述，本发明提供一种含有III-V族化合物半导体的异质结构，其 包括具有第一带隙的III-V族化合物半导体緩冲层，具有位于緩沖层的上表
面上的第二带隙的ni-v族化合物半导体沟道层，以及具有位于m-v族化合
12物半导体沟道层的上表面上的第三带隙的in-v族化合物半导体阻挡层，其
中，所述第一和第三带隙大于第二带隙。可选的，但也是优选的，m-v族 化合物半导体帽层可存在于阻挡层的顶上。当存在时，可选的帽层典型地^皮
掺杂，对于n-MOSFET优选地用n型掺杂剂掺杂。
在本发明中，术语"III-V族化合物半导体"表示包括至少一个来自于
元素周期表第ni族的元素和至少一个来自于元素周期表第v族的元素的半 导体材料。典型地，每一个m-v族化合物半导体层为二元、三元或者四元 含有m-v的化合物。可被用于本发明in-v族化合物半导体的例子包才舌，
^旦不限于，InGaAs、 InAlAs、 InAlAsSb、 InAlAsP以及InGaAsP。
首先参考图1,其示出了根据本发明第一实施例的形成在半导体衬底10
的表面的顶上的本发明的含有m-v族化合物半导体的异质结构12。图i所 示的发明的异质结构12包括具有第一带隙的m-v族化合物半导体緩冲层 14，具有位于iii-v族化合物半导体緩沖层的上表面上的第二带隙的in-v族 化合物半导体沟道层16，以及具有位于m-v族化合物半导体阻挡层16的 上表面上的第三带隙的m-v族化合物半导体阻挡层18。
在示出的实施例中，阻挡层18包括5摻杂区18A,其位于阻挡层18的 下面区域，和与下面的沟道层16的界面(INT)相邻〗旦不直接接触。存在于 S掺杂区18A中的掺杂原子可为n型掺杂剂(即来自于元素周期表的第IV 或VI族的元素威p型掺杂剂(即来自于元素周期表的第II或IV族的元素)。 典型地，S掺杂区18A中的掺杂剂的浓度从大约IO"到大约1015原子/cm2, 更典型地，5掺杂区18A中的掺杂剂的浓度从大约IO"到大约1013原子/cm2。
本发明中使用的半导体衬底10包括任何半导体材料，例如Si、 SiGe、 SiGeC、 SiC、 Ge合金、Ga、 GaAs、 InAs、 InP、 Ge以及所有其它III-V族 化合物半导体。半导体衬底10可包括分层的半导体材料，例如绝缘体上半 导体上(semiconductor-on-insulator )。半导体衬底10可被纟参杂、不4参杂或者 包含掺杂和不掺杂区域。半导体衬底10可具有单晶耳又向或者其可具有含有 不同晶体取向的表面区域。半导体村底10可为应变的(strained)、未应变的 或者它们的组合。
根据本发明，阻挡层的带隙(即第三带隙)大(宽)于沟道层的带隙(即 第二带隙)。如上所述，术语"带隙"表示价带(即Ev)的顶部与导带(即 Ec)的底部之间的能量差。典型地，阻挡层18包括具有为用于沟道层16的m-v族化合物半导体材料的带隙的大约o.5到大约io倍大的带隙的in-v族 化合物半导体。更典型地，阻挡层18包括具有为用于沟道层16的in-v族 化合物半导体材料的带隙的大约i到大约5倍大的带隙的in-v族化合物半
导体。图4示出包括图2所示的本发明的异质结构的MOSFET典型能带图。 在能带图中Ec和Ev被如上定义，Ep代表费米能级，且Dit代表界面态密度。 缓沖层14的带隙(即第一带隙)也大于沟道层16的带隙；这也帮助将 电子限制在沟道层内。典型地，緩冲层14包括具有为用于沟道层16的III-V 族化合物半导体材料的带隙的大约0.5到大约IO倍大的带隙的m-v族化合 物半导体。更典型地，緩冲层14包括具有为用于沟道层16的m-v族化合
物半导体材料的带隙的大约i到大约5倍大的带隙的ni-v族化合物半导体。 需要注意的是，大于沟道层的带隙的緩冲层的带隙和阻挡层的带隙不必 须具有相同的值。
由于宽带隙材料被用于阻挡层(以及緩冲层)并且窄带隙材料被用于沟 道层，在一定的栅偏压范围下，载流子被限制于沟道层。典型地，当施加典 型的栅偏压条件时，载流子被限定在沟道层中。
在本发明的优选实施例中，阻挡层18和缓沖层14包括InAlAs合金， 而沟道层16包括InGaAs合金。"InAlAs合金"意味着IrixAl^As的組成， 其中x为从大约0到大约1,更优选地从大约0.4到大约0.6。在本发明的一 个高度优选实施例中，x为0.52。 "InGaAs合金，，意味着公IiiyGa^As的组 成，其中y为从大约O到大约1,更优选地从大约0.3到大约0.8。在本发明 的一个高度优选实施例中，y为0.7。
由于具有大约4.03eV的低电子亲和性，Ina52Al,As是用于阻挡层18 的理想的高带隙材料，并且导致相对于沟道层16的高导带偏移。对阻挡层 18和沟道16之间的电子的高阻挡通过使用InQ.7Gao.3As作为用于沟道层16 的低带隙材料来实现的。Ino.7Gao.3As沟道在室温下可具有大于10,000cm2/Vs 的电子迁移率。此外，In。.7Gao.3As具有4.65eV的比Ino.52Alo.48As更高的电子 亲和性，这可进一步增加导带偏移。然而，InAlAs的氧化引发一个问题，其 需要通过在栅极电介质沉积之前的适当的表面钝化来解决。
需要注意的是，在本发明中所使用的每一个III-V族化合物半导体层为 典型商品品质的单晶材料。"典型商品品质"意味着每一所述III-V族化合物 半导体层为具有大约105原子/0112或更少的量级的缺陷密度，更典型的为具
14有低于大约5000原子/cn^的缺陷密度。III-V族化合物半导体层的典型商品 品质是利用外延生长工艺，例如分子束外延生长(MBE)或者有机金属化学 沉积(MOCVD)的结果。也就是说，每一个III-V族〗匕合物半导体层通过生
产高质量的单晶ni-v膜的外延生长工艺形成。每一个本发明的m-v族化合 物半导体层的沉积可在相同或不同的设备中进行。此外，每一个m-v族化
合物半导体层可在每一次的沉积过程中不打破(breaking)真空形成。或者， 真空可在单独的III-V族化合物半导体层的形成过程中被打破。
如本领域技术人员所周知，m-v族化合物半导体通过利用包含m/v的 前驱体^皮外延生长。当在每一个m-v层的沉积之间的真空不^皮打石皮时，前 驱体可被转换以提供下一层。在一些实施例中，可以形成梯度的ni-v族化 合物半导体层。
当S掺杂区18A被形成到阻挡层18A的下部区域中时，可以使用原位
掺杂沉积工艺，其中掺杂剂原子在阻挡层初始形成过程中引入，并在形成s
掺杂区的所需厚度(典型地大约0.1到大约2.0nm的量级)之后，该掺杂剂 从前驱体流移除，并且阻挡层18形成继续。可选择地，在阻挡层18形成之 后可利用离子注入形成S掺杂区18A。选择这样注入的条件来提供与下面的 沟道层16的界面相邻但不接触的5掺杂区。
图1所示的每一个单独的m-v族化合物半导体层是薄的(总体厚度小
于600 nm)。典型地，緩沖层14具有从大约25到大约500 nm的厚度，更 典型地，具有从大约IOO到大约300 nm的厚度。本发明的结构的沟道层16 具有从大约1到大约15 nm的厚度，更典型地具有从大约5到大约10 nm的 厚度。本发明结构的阻挡层18的厚度为从大约0.1到大约10nm，更典型地 具有从大约0.5到大约10 nm的厚度。
申请人已经形成了具有使用类似于图1的结构的Hf02栅极电介质的可 使用的掩埋沟道Ino.7Gaa3As MOSFETs,并已经示出与肖特基栅器件相比， 这些器件以大大降低的栅极泄露操作。获得了在3.2 xl012 cir^的表观载流 子密度(apparent carrier density)下6600 cm2/V-s的拔—取的漂移迁移率。
下面参考图2，其示出了形成在半导体衬底10顶上的优选的异质结构 12，。优选的异质结构12，包括缓沖层14,沟道层16,非掺杂阻挡层18以及 III-V族化合物半导体帽层20。
m-v族半导体帽层20典型地，但不通常必须为掺杂层。在III-V族化
15合物半导体帽层20中的掺杂剂可为n型掺杂剂或p型掺杂剂，对于 MOSFET， n型掺杂剂更典型。不同于上述5掺杂区18A，在帽层20中的4参 杂剂均匀地分布在层的整个垂直厚度。帽层20内的掺杂剂的浓度典型地从 大约1017到大约1021原子/cm3，更典型地，在帽层内的掺杂剂的浓度从大约 1018到大约1020原子/cm3。
帽层20可包括与沟道层16相同或不同的III-V族化合物半导体。在本 发明的优选实施例中，帽层20包括与沟道层16相同的III-V族化合物半导 体元素而不同的合金成分，除了在帽层20内还存在掺杂剂以外。
由于在形成其时使用例如MBE或者MOCVD的外延生长工艺，帽层20 也为典型商品品质的单晶材料。帽层20的掺杂典型地发生在帽层的沉积过 程中。或者，掺杂剂可通过离子注入或者从形成在帽层20的顶上的掺杂层 向外扩散被引入到沉积后的帽层20中。
帽层20的厚度是从大约5到大约50 nm，更典型地是具有从大约15到 大约30 nm的厚度。
在如图2所示的异质结构12，的优选实施例中，阻挡层18和緩沖层14 包括InAlAs合金，而沟道层16和帽层20包括InGaAs合金。帽层20被n 型掺杂剂重掺杂。"InAlAs合金"意味着InxAli-xAs组成，其中x为从大约0 到大约l，更优选地从大约0.4到大约0.6。在本发明的一个高度优选实施例 中，x为0.52。 "InGaAs合金，，意味着InyGa!-yAs组成，其中y为从大约0 到大约l，更优选地y从大约0.3到大约0.8。在本发明的一个高度优选实施 例中，y为0.7。
下面参考图3,其示出了包含图2所示的在半导体衬底IO顶上的异质结 构12，(将帽层构图成具有至少一个开口 21的构图的帽层20')的本发明的 FET (即MOSFET)结构。强调的是尽管图3所示的FET包括了图2的异质 结构12，，本发明还设想了使用图1的异质结构12的FET。当图1所示的异 质结构12被使用时，电介质材料(将在下文中描述)直接存在于阻挡层18 的上表面。
图3所示的FET 50包括如上所述的半导体衬底10;上述的包括具有 暴露阻挡层18的表面的开口 21的构图的帽层20的异质结构12，，其位于半 导体衬底10的上表面上；位于构图的帽层20的上表面上且在开口 21内的 电介质材料30，覆盖构图的帽层20，的侧壁和阻挡层18的暴露表面；位于所述电介质材料30的一部分上且在所述开口 21之上的栅导体32,以及邻接 电介质材料30的外部边缘并至少延伸入沟道层16的源招j妄触34和漏招^姿 触36;在附图中源极/漏极接触(34， 36)延伸入緩冲层14。
在图3中，Lg代表栅极长度，其由从开口 21向源极或漏极接触(34， 36)延伸的剩余的帽层20，的长度所限定。在一个实施例中，沟道长度小于 或等于260nm。在一些实施例中，该结构具有正阚值电压。
使用在本发明中的电介质材料30具有大约4.0的介电常数；下文中，这 样的电介质材料被称为高k电介质。典型地，高k电介质30具有大约7.0 或更大的介电常数，更典型地具有大约IO.O或更大的介电常数。这里涉及的 介电常数相对于真空而言，除非另作说明。具体地，使用在本发明中的高k 电介质30包括，但不限于氧化物、氮化物、氧氮化物和/或包括金属硅酸盐 的硅酸盐、铝酸盐、钬酸盐和氮化物。在一个实施例中，优选地，高k电介 质由HfD2、 Zr02、 A1203、 Ti02、 La203、 SrTi03、 LaA103、 Y203、钙4太矿氧 化物、HfSiOz、 HfAlOz或者HfA10aNb构成。优选地，高k电介质30为Hf 基电介质材料。
高k电介质30利用传统的沉积工艺形成，该传统沉积工艺包括，但不 限于分子束外延生长(MBE),化学气相沉积(CVD),等离子增强化学气相 沉积(PECVD),原子层沉积(ALD),蒸镀，物理气相沉积(PVD)，化学 溶液沉积以及其他类似的沉积工艺。
高k电介质30的厚度可根据制造其所使用的沉积技术以及高k电介质 的电介质组成和数量来变化。典型地，高k电介质30具有从大约0.5到大约 20 nm的厚度，高度优选地具有从大约1到大约10 nm的厚度。
本发明的栅导体32包括任何导电材料，例如多晶硅、多晶锗硅、导电 金属、导电金属合金、导电硅化物、导电氮化物及其组合和多层。当包含金 属的栅导体被使用时，金属栅导体可被掺杂从而改变栅导体的功函。掺杂离 子的说明性的例子包括As、 P、 B、 Sb、 Bi、 Al、 Tl或者其混合物。相同的 掺杂剂也被用于上述的多晶硅或者多晶锗硅。优选地，栅导体32为导电金 属，高度优选地为Al、 Pt、 Au、 W和Ti。由于导电金属具有允许人们去调 整器件的阈值电压的不同的功函，故选择金属栅极是有优势的。
糖导体32由传统沉积工艺形成，例如CVD、 PECVD、 PVD、镀覆、热 蒸镀或电子束蒸镀以及溅射。栅导体可通过光刻和蚀刻被构图。可选4奪地，栅导体32通过传统剥离工艺形成。
形成在栅导体32的任一边上的源极和漏极接触(34， 36)典型地包括 导电材料，其包含上述用于栅导体32的导电材料之一。接触通过光刻，蚀 刻沟槽到4册极电介质30中以及用导电材料填充沟槽来形成。
在本发明的一些实施例中，阻挡层18可包括薄的钝化层(未示出)。当 存在时，薄的钝化层可包括化学氧化物的薄层。或者，钝化层可包括非晶 Si/Si02或者Ge/Si/Si02的薄层。薄的钝化层具有从大约0.5到大约30 nm的 厚度。
通过清洁阻挡层18的表面来移除任何残留层(例如，天然氧化物)，外 来颗粒和其他残留金属表面污染并且临时清洁阻挡层表面从而形成可选的 钝化层。任何残留氧化物在例如氬氟酸溶液中被移除。其它湿蚀刻溶液也可 被用于形成可选的钝化层。或者，单独用氢等离子体处理，或者与化学湿蚀 刻剂结合也可被用于形成可选的钝化层。
在某个实施例中，不被栅导体32保护的电介质材料30可净皮移除并且选
高的源极/漏极区。可使用的选择性外延半导体层的例子包括，但不限于具有 含量从40到80%变化的In的InGaAs或Ge。
在下面的例子中，如图2所示，未掺杂Ino.7Gao.3As/Ino.52Al,As量子阱 层结构被使用。该层结构被生长在InP衬底上，并由300 nm Ino.52AlQ.48As緩 沖层，10 nm应变的Ina7GaQ3As沟道，10 nm Ino.52AlG.48As顶阻挡层以及25 nm n+-In。.53Al。.47As帽层构成。在栅极区域中，除了顶In0.53Ala47As层被蚀刻掉 之外，所有层没有被故意掺杂。
器件制造
具有金属栅极和高k电介质的长和短沟道MOSFETs使用上述层结构制 造。通过使用光学光刻构图该异质结构和随后的选择性蚀刻InGaAs帽层来 形成栅极凹陷(recess)区域，制造长沟道环FET器件。在栅才及电介质沉积 之后，然后形成欧姆接触(即源极/漏极接触)。然后栅极区域被光学光刻和 金属剥离来限定。短沟道器件制造包括在栅极光刻之前的附加的台隔离步 骤。另外，栅极凹陷通过电子束光刻被构图，其中短达260 nm的栅极长度 被制造。长沟道器件利用MBE沉积Hf02并具有Al栅极，而短沟道器件将 ALD-A1203作为栅极电介质以及Al或Pt作为栅导体。
18长沟槽MOSFET
A=5 pm的典型的埋藏In0.7Gaa3As沟道MOSFET的DC输出特性在图5 中示出。器件显示出了好的饱和度和夹断特性。尽管长沟道长度，但观察到 了128n的串联电阻， 一个可能部分由于非优化接触引起的问题。阈值下特 性及对应的跨导在图6A-6B中示出。器件在增强模式下操作并具有通过线性 外推法从峰值跨导在Fds=50 mV时确定的0.25V的阈值电压。漏极电流开关 比大约是104，并且器件具有150 mV/decade的阈值下斜率。非本征〗夸导， gmext具有在Kds=1.2V的23 mS/mm的峰值。栅极泄漏特性在图7中示出， 并与现有技术的HEMTs相比较。MOSFET的栅极漏电流密度比肖特基栅器 件的低多于200x。对于MOSFETs的电容-电压的结果在图8中示出。从数 据中提取的有效氧化膜厚度(EOT)为4.4+0.3 nm。这些器件的界面态密度 在高1012cm_2/eV的范围内，并且该值可以说明非理想阈值下斜率。在校正 该串联电阻之后，有效漂移迁移率和面密度从Cg vs. Fgs (100 kHz)和线性 /d-Fgs特性(Kds二50mV)计算。得到的迁移率vs.面密度曲线在图9中示出。 1100cm2/Vs的峰值迁移率在2.6x 1012 cm-2的载流子密度下被确定。通过界 面性质的优化，更多改进应是可能的。
短沟道MOSFET
如图10所示，短沟道MOSFETs Ug=260nm)具有好的饱和度特性， 但由于长接近区域(long access region )和非理想接触，其具有高串联电阻。 如图11和12所示，依靠所使用的栅极金属，器件被制造成在增强模式 (R=+0.5V)和耗尽模式(W = -0.5V)操作。增强模式器件在Kds=50 mV 下具有大约1(^的开关比，以及大约200mV/decade的阈值下斜率(见图11)。 对于这些器件，gm^t在Kds二1.2V下具有43mS/mm的峰值。图13中的栅极 泄漏示出了优于先前HEMT器件的显著的改进。
虽然本发明已经就其优选实施例被具体地显示和描述，本领域技术人员 可以理解的是在不改变本发明精神和范围的情况下可在形式上和细节上对 前述和其它进行改变。因此，本发明旨在不限于描述和示出的准确的形式和 细节，而落在所附权利要求的范围内。
权利要求
1、一种半导体异质结构，包括具有第一带隙的III-V族化合物半导体缓冲层；位于所述缓冲层的上表面上的具有第二带隙的III-V族化合物半导体沟道层；以及位于所述III-V族化合物半导体沟道层的上表面上的具有第三带隙的III-V族化合物半导体阻挡层，其中，所述第一和第三带隙大于第二带隙。
2、 如权利要求1所述的半导体异质结构，其中，所述阻挡层包括位于掺杂区。
3、 如权利要求2所述的半导体异质结构，其中，所述掺杂区具有从大 约IO"到大约1015原子/cn^的掺杂浓度。
4、 如权利要求2所述的半导体异质结构，其中，所述掺杂区包括元素 周期表的第IV、 II或者VI族中的元素作为掺杂剂。
5、 如权利要求1所述的半导体异质结构，还包括位于所述III-V族化合 物半导体阻挡层顶上的III-V族化合物帽层。
6、 如权利要求5所述的半导体异质结构，其中，所述帽层包括n型冲参 杂剂。
7、 如权利要求5所述的半导体异质结构，其中，所述帽层包括与所述 沟道层相同或不同的III-V族化合物半导体。
8、 如权利要求1所述的半导体异质结构，其中，所述阻挡层与所述緩 冲层包括InAlAs合金，所述沟道层包括InGaAs合金。
9、 如权利要求8所述的半导体异质结构，其中，所述InAlAs合金具有 分子式Ii!xA1kxAs,其中x从大约0.4到大约0.6,以及所述InGaAs合金具有 分子式InyGa,-yAs，其中y从大约0.3到大约0.8。
10、 如权利要求8所述的半导体异质结构，其中，所述InAlAs合金为 Ina52Al。.48As, 以及所述InGaAs合金为In。.7Gao.3As。
11、 如权利要求1所述的半导体异质结构，其中，每一所述III-V族化 合物半导体层为具有大约105原子/cm2或更少的量级的缺陷密度的单晶材料。
12、 如权利要求1所述的半导体异质结构，其中，所述緩沖层具有从大约25到大约500 nm的厚度，所述沟道层具有从大约1到大约15 nm的厚度， 以及所述阻挡层具有从大约0.1到大约10 nm的厚度。
13、 一种半导体结构，包括 具有上表面的半导体;H"底；道结构包括位于所述半导体衬底的所述上表面顶上的具有第一带隙的in-v族化合物半导体緩冲层，位于所述緩沖层上的具有第二带隙的III-V族化合物半导体沟道层，以及位于m-v族化合物半导体沟道层的上表面上的具有 第三带隙的m-v族化合物半导体阻挡层，其中所述第一和第三带隙大于第 二带隙；具有大于4.0的介电常数的电介质材料，位于所述掩埋沟道结构上且与 所述阻挡层的至少 一部分相接触；位于所述电介质材料的一部分上的栅导体；以及 与至少所述沟道层相4妄触的源相^妻触和漏招j妄触。
14、 如权利要求13所述的半导体结构，其中，所述阻挡层包括位于和杂区。
15、 如权利要求14所述的半导体结构，其中，所述掺杂区具有从大约 IO"到大约10'5原子/cn^的掺杂浓度。
16、 如权利要求14所述的半导体结构，其中，所述掺杂区包括元素周 期表的第IV、 II或者VI族中的元素作为^^杂剂。
17、 如权利要求13所述的半导体结构，还包括位于m-v族化合物半导 体阻挡层顶上的构图的ni-v族化合物半导体帽层，所述构图的m-v族化合 物半导体帽层具有暴露所述阻挡层的开口 。
18、 如权利要求17所述的半导体结构，其中，所述构图的帽层包括n 型掺杂剂。
19、 如权利要求17所述的半导体结构，其中，所述构图的帽层掺杂掺 杂剂，所述掺杂剂以从大约1017到大约1021原子/cn^的浓度存在于所述帽 层中。
20、 如权利要求17所述的半导体结构，其中，所述构图的帽层包括与沟道层相同或不同的ni-v族化合物半导体。
21、 如权利要求16所述的半导体结构，其中，所述阻挡层与所述緩沖 层包括InAlAs合金，所述沟道层包括InGaAs合金。
22、 如权利要求21所述的半导体结构，其中，所述InAlAs合金具有分 子式InxAlLxAs,其中x从大约0.4到大约0.6，以及所述InGaAs合金具有分 子式InyGai-yAs,其中y从大约0.3到大约0.8。
23、 如权利要求21所述的半导体结构，其中，所述InAlAs合金为 In0.52Ala48As， 以及所述InGaAs合金为In。.7Gao.3As。
24、 如权利要求13所述的半导体结构，其中，每一所述III-V族化合物 半导体层为具有大约105原子/cn^或更少的量级的缺陷密度的单晶材料。
25、 如权利要求13所述的半导体结构，其中，所述緩沖层具有从大约 25到大约500 nm的厚度，所述沟道层具有从大约1到大约15 nm的厚度， 以及所述阻挡层具有/人大约0.1到大约10 nm的厚度。
26、 如权利要求13所述的半导体结构，其中，所述电介质材料包括Hf02、 Zr02、 A1203、 Ti02、 La203、 SrTi03、 LaA103、 Y203、钙钬矿氧化物、HfSi〇z、 HfAlOz或者HfA10aNb。
27、 如权利要求13所述的半导体结构，其中，所述栅导体包括多晶硅、 多晶锗硅、导电金属、导电金属合金、导电硅化物、导电氮化物及其组合或 者多层。
28、 如权利要求13所述的半导体结构，其中，所述源极接触和所述漏 极接触包括多晶硅、多晶锗硅、导电金属、导电金属合金、导电硅化物、导 电氮化物及其组合或者多层。
29、 如权利要求13所述的半导体结构，其中，所述结构具有正阈值电 压并具有小于或等于260 nm的栅极长度。
30、 一种制造含有III-V族化合物半导体的异质结构的方法，包括 首先，在衬底的上表面上外延生长具有第一带隙的III-V族化合物半导体緩冲层；其次，在所述緩冲层的上表面上外延生长具有第二带隙的III-V族化合 物半导体沟道层；以及三带隙的ni-v族化合物半导体阻挡层，其中，所述第一和第三带隙大于第二带隙。
31、 如权利要求30所述的方法，还包括第四外延生长步骤，其在所述 阻挡层的表面上形成III-V族化合物半导体帽层。
32、 一种制造FET的方法，包4舌形成位于在半导体衬底的上表面上的掩埋沟道结构，其中所述形成包括首先，在衬底的上表面上外延生长具有第一带隙的m-v族化合物半导体緩沖层；其次，在所述緩沖层的上表面上外延生长具有第二带隙的in-v族化合物半导体沟道层；以及第三，在所述ni-v族化合物半导体沟道层的上表 面上外延生长具有第三带隙的m-v族化合物半导体阻挡层，其中，所述第 一和第三带隙大于第二带隙；形成具有大于4.0的介电常数的电介质材料，其位于所述掩埋沟道结构 上且与所述阻挡层的至少 一部分相接触；形成位于所述电介质材料的一部分上的栅导体；以及 形成与至少所述沟道层相接触的源极接触和漏极4妄触。
33、 如权利要求32所述的方法，还包括形成具有至少一个暴露所述阻挡层的表面的开口的构图的in-v族化合物半导体帽层，所述形成包括第四 外延生长步骤、光刻和蚀刻。
全文摘要
提供一种包含半导体的异质结构，从底部到顶部其包括Ⅲ-V族化合物半导体缓冲层，Ⅲ-V族化合物半导体沟道层，Ⅲ-V族化合物半导体阻挡层，以及可选的但是优选的Ⅲ-V族化合物半导体帽层。阻挡层可被掺杂，或者优选地不被掺杂。Ⅲ-V族化合物半导体缓冲层和Ⅲ-V族化合物半导体阻挡层包括具有比Ⅲ-V族化合物半导体沟道层的带隙更宽的带隙的材料。由于宽带隙材料被用于缓冲层和阻挡层以及窄带隙材料被用于沟道层，在一定的栅偏压范围之下载流子被限制于沟道层。本发明的异质结构可被用于场效应晶体管中的掩埋沟道结构。
文档编号H01L21/336GK101449366SQ200780018330
公开日2009年6月3日 申请日期2007年6月25日 优先权日2006年6月23日
发明者加瓦姆·沙希迪, 史蒂文·J·凯斯特, 孙艳宁, 德文德拉·K·萨达纳, 爱德华·W·基拉 申请人:国际商业机器公司