具有自对准特征的沟槽栅极fet的制作方法

专利名称：具有自对准特征的沟槽栅极fet的制作方法
技术领域：
本发明总体涉及半导体功率场效应晶体管(FET),且特别涉及 具有自对准特4正(自调整特征，self aligned feature )的沟槽4册才及功 率FET (沟槽栅功率FET )。
背景技术：
竖直沟槽棚-极MOSFET由于其优异的性能特性而广泛应用于 功率器件，所述优异的性能特性包括高速和低导通电阻，RDS。n。通 过增加沟槽密度可进一步减小Rw这可通过缩小器件的单元间距 (cell ptich)或尺寸而实现，从而使得每平方硅面积能够形成更多 的MOSFET。单元间距是通过沟槽、源才及以及体区(body region) 的宽度确定的。
然而，减小单元间距受制造和设计局限性的限制，因为通常无 法使得特征小于光刻工具的分辨率。改变光刻设计是成本昂贵的减 小单元间距的方法。而且，形成源极和重体区的掩模步骤中的不对 准(失配)公差阻碍了单元间距减小的努力。虽然已经披露了用于
13在FET中实现自对准特征的某些技术，但这些技术通常要求更多的 工艺步骤，并增加工艺复杂性，因此不是有成本效益的寺支术。
因此，需要改进的FET及其形成方法。

发明内容
才艮据本发明的实施例，场效应晶体管是如下形成的。在第一导 电类型的半导体区中形成沟槽。形成在每个沟槽中凹入的栅电极。 使用第 一掩模，通过注入掺杂物在半导体区中形成第二导电类型的 体区(主体区)。使用第一掩模，通过注入摻杂物在体区中形成第 一导电类型的源区(源才及区，source region )。
在一个实施例中，当注入4参杂物以形成体区时，第一掩才莫覆盖 相邻沟槽之间的半导体区的顶面(顶表面)，使得大量(主要量， 基本量，substantial amount)的注入4参杂物通过^L有一皮凹入的斗册电 极覆盖的上沟槽侧壁进入半导体区。
在另一个实施例中，使用第一掩模形成沟槽。
在另一个实施例中，在形成沟槽中使用第二掩模。
在另一个实施例中，第一掩模包括光刻胶。
在另一个实施例中，第一掩模包括氧化物、氮化物、以及包含 氮化物和氧化物的复合层中的 一种。
在另一个实施例中，第一掩模在沟槽形成之前形成在半导体区 的表面上并用来限定沟槽。在另一个实施例中，在形成沟槽之后，第一掩模形成在半导体 区的表面上。
在另 一个实施例中，体区的底部边界具有波状l仑廓(corrugated profile )。
在另一个实施例中，体区的底部在沟槽的侧壁处最深而在相邻 沟槽之间的中点处最浅。
在另一个实施例中，在形成凹入的4册电才及之前，形成内衬每个 沟槽的侧壁和底部的介电层。
在另一个实施例中，在形成凹入的一册电才及之前，沿每个沟槽的 底部形成厚底部电介质，并形成内衬每个沟槽的侧壁的栅极介电 层。厚底部电介质比栅极介电层更厚。
在另 一个实施例中，在每个沟槽中在栅电极上形成介电材料。 除去第一掩才莫，然后形成与源区和体区4妻触的互连层。
在另一个实施例中，在形成体区中^f吏用的注入能量在约150 KeV 到约220 KeV的范围内。
根据本发明的另 一个实施例，屏蔽的栅极场效应晶体管是如下 形成的。在第一导电类型的半导体区中形成沟槽。在每个沟槽的底 部形成屏蔽电才及，该屏蔽电才及通过屏蔽电介质与半导体区绝纟彖。在 屏蔽电才及上方形成在每个沟槽中凹入的4册电4及，4册电才及与屏蔽电扨^ 绝缘。使用第一掩模，通过注入掺杂物在半导体区中形成第二导电 类型的体区。使用第一掩模，通过注入掺杂物在体区中形成第一导 电类型的源区。在一个实施例中，当注入掺杂物以形成体区时，第一掩模覆盖 相邻沟槽之间的半导体区的顶面，使得大量的注入掺杂物通过没有 被凹入的才册电极覆盖的上沟槽侧壁进入半导体区。
在另一个实施例中，使用第一掩模形成沟槽。
在另一个实施例中，在形成沟槽中使用第二掩模。
在另一个实施例中，第一掩模包括光刻胶。
在另一个实施例中，第一掩模包括氧化物、氮化物、以及包含 氮化物和氧化物的复合层中的 一种。
在另 一个实施例中，第一^务才莫在沟槽形成之前形成在半导体区 的表面上并用来限定沟槽。
在另 一个实施例中，第一4务才莫在形成沟槽之后形成在半导体区 的表面上。
在另一个实施例中，体区的底部边界具有波状轮廓。
在另 一个实施例中，体区的底部在沟冲曹的侧壁处最深而在相邻 沟槽之间的中点处最浅。
在另一个实施例中，在形成4册电才及之前，形成内4十每个沟槽的 上侧壁并在屏蔽电才及上延伸的棚-才及介电层。栅4及介电层比屏蔽电介 质更薄。
在另一个实施例中，在形成4册电才及之前，在每个沟冲曹中形成在
屏蔽电才及上延"f申的电才及间介电层(inter-electrode dielectric layer),
16且然后形成内衬每个沟槽的上侧壁的栅极介电层。栅极介电层比屏 蔽电介质更薄。
在另 一个实施例中，在每个沟槽中在栅电极上形成介电材料。 除去第一掩模，然后形成与源区和体区接触的互连层。
在另一个实施例中，在形成体区中所用的注入能量在约150KeV 到约220 KeV的范围内。
下面的详细说明和附图提供对本发明特点和优点的更好的理解。


图1示出了利用根据本发明实施例的工艺技术形成的沟槽栅极 MOSFET的片黄截面图2A-2J是才艮据本发明一个实施例的用于形成沟槽4册才及 MOSFET的工艺的不同阶段的简化横截面图3A-3K是根据本发明另一个实施例的用于形成沟槽栅极 MOSFET的工艺的不同阶段的简化横截面图4A和4B示出了才艮据本发明示例性实施例的功率MOSFET 的电气性能的模拟结果；
图5A-5J是根据本发明一个实施例的用于形成屏蔽栅极 MOSFET的工艺的不同阶段的筒化横截面图；以及
图6A-6K是4艮据本发明另一个实施例的用于形成沟槽冲册极 MOSFET的工艺的不同阶段的筒化横截面图。
具体实施例方式
根据本发明的实施例，使用其中工艺步骤和掩模步骤比传统工 艺明显更少的制造工艺形成了使得能够显著减小导通电阻的具有
自对准特征的沟槽冲册才及FET和屏蔽4册极FET,导致制造成本降低。 在一个实施例中，使用同一掩模来形成栅极沟槽、体区、以及源区， 因此形成高度自对准的晶体管。自对准的源区和体区以及体区中独 特的掺杂物分布(profile)使得与传统的沟槽栅极和屏蔽栅极FET 相比沟道长度能够显著减小，且因此晶体管导通电阻显著减小。晶 体管导通电阻的显著减小进而使得能够减小对应于相同电流电量
(current capacity)的栅4及至源4及的电容Cgs和4册才及至漏4及的电容 Cgd。体区中独特的4参杂物分布导致固有地形成重体区(heavy body region),并因此消除用于形成重体区的掩模和工艺步骤。下面描述 才艮据本发明实施例的用于形成具有这些和其他改进特征的沟槽才册 才及和屏蔽4册才及FET的方法。
图1示出了利用根据本发明实施例的工艺技术形成的p沟道沟 槽栅极MOSFET的横截面图。延伸到p型漂移区102的沟槽110 包括内衬沟槽侧壁和底部的介电层112 (例如，片册才及氧化物)以及 凹入的栅电极114 (例如，包括掺杂的多晶硅)。介电层116填充每 个沟槽110的在4册电才及114之上的部分。N型体区107延伸到相邻 沟槽110之间的石圭区102中并形成体漂移结(body-drift junction) 107,体漂移结107/人台区(台面区域，mesa region)的中央向沟槽 110 4*形下降(taper down )。 P型源区108形成在邻近沟槽110的 体区104中。
如下面进一步更详细说明的，形成体区104的方法导致体区 104中独特的4参杂分布。在一个实施例中，体区104中的纟参杂分布 是高斯分布，其乂人沿体区104的上部和沿沟槽110的外壁处的4交高 掺杂浓度减小到沿体区104的下部中央处的较低掺杂浓度。图1中
18包括有虚线109，以提供体区104的较高掺杂区(虚线109上方) 与较低掺杂区(虚线109下方)之间的粗略轮廓(界限，delineation )。 体区104中的这种4参杂分布有利地消除形成重体区的需要，因为体 区104的上部(即，标记为n+的源区108之间的虚线109上方的 部分)是高度掺杂的，因此用作重体区。晶体管的耐久性 (ruggedness)没有受到不利影响，因为体区掺杂分布确保了在体 区104的较高掺杂部分与体漂移结107之间保持最小间隔。
图2A-2J是才艮据本发明一个实施例的用于形成沟槽冲册才及 MOSFET的工艺的不同阶段的简化横截面图。在图2A中，在p型 硅区202上形成硬掩模203。在一个实施例中，娃区202包括高度 掺杂的p型衬底和在该p型衬底上延伸的轻度掺杂的p型外延层。 在图2B中，掩模203被图案化和蚀刻以限定开口 ，通过该开口而 形成沟槽。硬掩模203可包含氧化物、氮化物、氧化物和氮化物的 复合层、或本领域已知的其他类型的材料。在图2C中，使经由掩 才莫203中的开口而暴露的石圭表面凹入以形成沟冲曹210。可以4吏用4专 统的石圭蚀刻纟支术来〗吏石圭凹入。
可以可选地对硅进行软蚀刻以除去来自沟槽蚀刻的任何表面 损伤。然后生长牺4生氧化物，随后进4亍蚀刻(例如， -使用湿蚀刻)， 以准备形成斥册极介电层。在图2D中，使用例如传统的热氧化来形 成内衬沟槽侧壁和底部的栅极介电层212 (例如，包含氧化物)。在 一个实施例中，具有的厚度大于栅极电介质的厚底部电介质(TBD ) 沿沟冲曹210的底部形成，,人而减小一册才及至漏才及的电容Cgd。
在图2E中，使用已知技术形成填充沟槽的导电材料214,如掺 杂多晶硅。在图2F中，然后使导电材料214凹入到硅台表面下方， 暴露沟槽210的上侧壁205。凹入的导电材冲牛形成冲册电才及214。用 于凹入导电材料的蚀刻步骤一定程度上薄化硬掩模203。在传统的 工艺中，在蚀刻沟槽210之后且在形成4册电才及214之前，硬j务才莫203#皮完全除去。与此相比，在本实施例中，在形成才册电才及214之后4呆 持硬掩模203并将其用在随后形成自对准特征的工艺步骤中。
在图2G中，才丸4亍体注入(body implant) 211以形成体区204。 给定适当的注入能量和掺杂物浓度，纟参杂物杂质主要通过没有被才册 电才及204覆盖的上沟槽侧壁进入硅区202。掩才莫203基本上阻挡注 入4参杂物211经由台区顶面进入石圭区204。类似地，才册电才及214阻 挡注入掺杂物211沿中部和下部沟槽侧壁进入石圭区202。如体区204 内的箭头所示，注入掺杂物211直接进入或散布到上部沟槽侧壁中。 这有矛Ji也导至文具有〉皮习犬纟吉(corrugated junction) 207的体区204的 形成，也就是，结207在靠近沟槽侧壁处最深，而在沟槽210之间 的中点处或其附近最浅。与此相比，在传统的结构中体区和下面的 石圭层之间的结基本上是平坦的或平面的。
除了上述的掩模/注入技术，还要仔细选择注入能量和注入剂量 以获得体区204内所需的纟参杂分布和波状结207。虽然传统工艺通 常4吏用在约50-100 KeV范围内的体注入能量， <旦在图2G所描述的 步骤中也可以使用在约150 KeV到约220 KeV范围内的显著更高的 注入能量。在一个实施例中，发现约180KeV的体注入能量和约1,55 x 1013cm-2的体注入剂量以提供最优性能和物理特性。
更高的注入能量驱动注入掺杂物进入硅区202更深。注意的是， 虽然更高的注入能量，但是以其最终形式的体区204比传统的体区 显著更浅。这是因为消除了传统工艺中必须的体驱入(body drive-in )。体驱入的消除也4吏热预算和衬底纟参杂物进入上面的漂移 区中的外扩散两者最小化。
上述用于形成体区204的4支术导致体区中最优的纟参杂分布，其 中体纟参杂浓度,人台表面附近和沿上部和中部沟槽侧壁处的较高浓 度水平减小到体区的下部中央区域中和沿波状结207处的较低浓度水平。包括有图1和2J中的虚线以提供较高浓度区域(虚线上方)
和较低浓度区域(虚线下方)的粗略图示轮廓，但不是用于指示掺
杂浓度的突然改变。体区中的掺杂分布使波状结207与体区的较高 掺杂区域之间的间隔最小化，因此确保不会损害器件的穿通 (punch-through )特性。
根据本发明的另一个实施例，在形成体区204中执行双通道倾 杀牛注入(two-pass angled implant )。例长口，掺杂物可以在石更掩才莫203 的每侧/人30-60度倾名牛进入。在又一个实施例中，在体注入之前， 掩模203被部分蚀刻以暴露邻近沟槽的小台表面区，使得某些体注 入掺杂物通过这些暴露的小表面台区进入硅区202。
在图2H中，没有除去掩模203,通过执行源注入(源极注入， source implant) 213,高度4参杂的p型源区208形成在邻近沟槽210 的体区204中。如在体注入步骤中一样，源注入4参杂物通过上沟槽 侧壁进入体区204。在一个实施例中，使用约15KeV的源注入能量 和约5 x 1015cm-2的注入剂量。可以在源注入之后执行传统的快速热 退火(快速加温退火)(RTA), 乂人而激活体区和源区中的4参杂物。
因为同 一掩才莫203和栅电极214限定了窗口且体注入掺杂物和 源注入纟参杂物两者经由该窗口进入石圭区202,所以体区和源区^皮此 对准。也就是，与现有才支术相比，该4支术在形成体区和源区中提供 更高程度的精度和控制以及提供了它们相对彼此的物理特性。这使 得能够严格控制沟道长度，沟道长度是由沿沟槽侧壁的源区208的 底部与体结(body junction ) 207最底部分之间的间隔限定的。由于 限定沟道长度的高精度和沿大部分沟道区的相对高的体纟参杂浓度， 沟道长度可以显著减小。这进而减小晶体管导通电阻以及栅极至源 极的电容。
21在图2I中，除去石更掩才莫203，而在图2J中，4吏用传统的方法 在每个沟槽中的栅电极214上形成介电层216，如BPSG。使用已 知技术在该结构上形成与源区208和体区204接触的顶侧互连层 218(例如，包含金属)。根据传统的技术执行用于完成该结构的其 4也工艺步骤，3口背面金属形成(back-side metal formation )。
在图2J中，如上所述具有高4参杂物浓度的体区204的上部^皮 标记为n+。因为体区的这一区域具有足够高的掺杂浓度，所以其用 作重体区，因此消除了形成重体区的需要。通过减少工艺步骤的数 目并通过消除与重体区相关联的不对准问题而简化了工艺。因此， 如上所述的工艺和相应的附图所示，^U吏用 一 个掩4莫来限定和/或形 成所有的栅极沟槽、体区(和固有地形成在其中的重体区)和源区， 导致高度自对准的结构，并且通过减少所需掩才莫和加工步骤的数目 而充分i也简化了工艺。
图3A-3K是根据本发明另一个实施例的用于形成沟槽栅极 MOSFET的工艺的不同阶段的简化横截面图。在该实施例中，代替 4吏用同一掩才莫来形成沟槽、体区和源区，在形成沟槽中4吏用一个4务 模，在形成体区和源区时使用单独的掩模。图3A-3C所示的工艺序 列类似于图2A-2C所示的工艺序列，不同之处在于，在形成沟槽 310之后才除去硬4务模303。在图2D中，以与图2D中的栅极介电 层212类似的方式形成内^!"沟槽侧壁和底部并在台表面上延伸的冲册 极介电层312。在图3E和3F中，以与图2E和2F中凹入的栅电极 214类似、的方式在沟冲曹310中形成凹入的4册电才及314。
在图3G中，掩模315形成在硅台上。掩模315可以包含光刻
月交并可以通过传统的沉积、图案4匕、以及蚀刻^支术来形成。在一个 实施例中，掩模315的宽度等于或稍微小于相邻沟槽之间的台区的 宽度以确保在随后的体注入中大量的注入掺杂物通过上沟槽侧壁 而非通过台表面而进入石圭区302。
22在图3H和31中，以与图2G和2H中的体区和源区类似的方 式，使用同一掩才莫315形成体区304及其波状结307以及源区308。 因此，掩模315功能类似于前述实施例中的硬掩模203以形成自对 准源区和体区以及波状体漂移结轮廓。然而，用于形成体区304的 注入剂量和注入能量取决于光刻胶掩模315的厚度可以不同，以便 形成具有最优电气性能的特征。
在图3J中，除去掩模315,且使用已知的技术在沟槽中的栅电 极314上形成介电层316，如BPSG。在图3K中，才艮据传统的方法 形成与源区308和体区304接触的顶部互连层318以及该结构的剩 余特征。在图3K中，类似于图2J,包括有虚线以提供体区304中 较高浓度区域(虚线上方)和较低浓度区域(虚线下方)的粗略图 示轮廓，且不是用于指示纟参杂浓度的突然改变。
虽然在图2A-2J和图3A-3K所示的实施例中，重体区是在体形 成工艺过程中固有地形成的，但是在可替换的实施例中，重体注入 是在掩模203 (图2H)和掩模315 (图31)除去之后执行的，从而 进一步增加沿体区的上部的掺杂浓度。重体注入剂量不会如此高以 至于4氐:^肖(counter ) 4参杂〉源、区(dope source region ) 308, 因t匕不需 要掩模。
本发明的实施例提供了优于传统的沟槽功率FET的几个优点。 通过仔细控制注入能量从而使用上述同 一掩模形成体区和源区，可 以获得自对准特征。才艮据本发明实施例的自对准特征^是供了独特的 优点。 一个重要优点是源区的底部和沟槽侧壁处的体漂移结的准确 对准减小了沟道长度。在4专统的沟冲曹MOSFET中，沟道长度通常 为约0.6pm。与此相比，本发明的实施例提供了 0.3 pm或更小的沟 道长度。较短的沟道长度减小了器件的导通电阻RDS。n。图4A和4B示 出了根据本发明示例性实施例的功率MOSFET的电气性能的模拟 结果。图4A示出了在-1.5V的栅极电压下测量的源极和漏极之间 的比电阻Rsp作为阈值电压的函数的曲线图。在图4A中，针对根 据本发明示例性实施例(曲线400 )形成的功率MOSFET和通过传 统方法(曲线402 )形成的功率MOSFET，《会出又t于不同阈<直电压 Vth值的才莫拟Rsp ^f直。如曲线400和402所示，本发明示例性实施 例的Rsp比传统MOSFET的Rsp ^f氐超过70%。
在图4B中，针对根据本发明示例性实施例(曲线404)形成 的功率MOSFET和通过传统方法(曲线406 )形成的功率MOSFET， 绘出对于不同栅极至源极的电压的模拟Rsp值。再一次，示出本发 明示例性实施例的Rsp比传统MOSFET的Rsp <氐超过70%。
而且，减小传统器件中的沟道长度受不同因素限制。例如，当 由于反向偏置的体漂移结形成的耗尽层深推入到体区中并接近源 区时，非常短的沟道长度使得器件易遭穿通。为补偿上述效果而增 加沟道长度具有的不期望的结果是，增加晶体管的导通电阻RDS。n 。 与此相比，在本发明的实施例中，自对准的源区和体区以及沿源区 周边(轮廓，contour)的波状体漂移结确保了波状结与源区之间的 预定最小间隔得以保持。这种与沟道区中较高掺杂浓度的结合可防 止穿通，即4吏对于非常短的沟道长度。
如由本发明实施例提供的较短的沟道长度还提供其他优点，如 减小器件的总电容。例如，通过减小Cgs的栅极至沟道的分量，较 短的沟道长度可减小栅极至源极的电容Cgs。而且，Ros。n的整体减 小也使得能够利用较少的栅极沟槽获得相同的电流电量。这可通过 减小栅极至源极和4册极至漏极的交叠量而减小Cgs和一册极至漏极的 电容Cgd。由本发明实施例才是供的其他优点包括消除传统方法中所需要 的许多工艺步骤。例如，如上所述的本发明的实施例才是供了利用一
个掩才莫形成栅极沟槽、体区、以及源区。与此相比，在传统的工艺 中，对于同一目的需要两个或三个掩才莫。而且，也消除了传统工艺 中所需要的用于驱入体区的额外的热步骤，因此与传统方法相比， 减少了工艺步骤并使所需要的热预算最小化。
此外，用于形成重体区的掩^^莫和工艺步骤对于本发明某些实施 例是不必要的。如上所述，本发明的实施例消除了形成重体的额外 的步骤，因为体区的掺杂自然提供了在表面附近具有最高浓度的分 布。因此固有地提供了重体接触，节省了额外的硅区并进一步简化 了工艺。
至少因为前述原因，除了电气性能的改进之外，本发明的实施 例还提供了更简单和节省成本的方法，其中为形成充分的自对准特
征容易垂直定标(scaling )。
图5A-5J是才艮据本发明一个实施例的用于形成屏蔽栅才及 MOSFET的工艺的不同阶l史的简4匕4黄截面图。图5A-5C所示的工 艺步骤类似于图2A-2C所示的工艺步骤，不同之处在于，图5C中 的沟冲曹510比图2C中的沟槽210延伸4寻更深，以适应在才册电才及下 方形成屏蔽电^^。在图5D中，可以-使用传统才支术或上面引用的申 请中4皮露的多种技术中的任何一种来形成下述(1)内衬下沟槽侧 壁和底部的屏蔽介电层532 (例如，包含氧化物)，(2 )沟槽510底 部中的屏蔽电才及534 (例如，包含多晶硅)，(3 )屏蔽电才及534上的 电才及间电介质(IED ) 536,以及(4 )内衬上沟槽侧壁的一册才及介电 层512(例如，包含氧化物)。注意的是，屏蔽电介质532比栅极电 介质512更厚。而且，虽然示出IED 536比栅-才及介电层512更厚， 但在一个实施例中，可以使用与形成一册极介电层512相同的工艺来 形成IED(即，IED与栅极介电层512厚度相同)。在图5E中，使用已知的技术在IED 536上形成填充沟槽的导 电材料514,如掺杂的多晶硅。在图5F中，然后使导电材料514 凹入到石圭台表面下方，暴露沟槽510的上侧壁505。凹入的导电材 料形成栅电极514。图5G-5J所示的剩余工艺步骤类似于图2G-2J 所示的剩余工艺步骤，因此不再说明。类似地，上述结合图2A-2J 所示的工艺步驶《的各种注意事项、实施例、特4i以及伊匸点也可应用 到图5A-5J所示的相应工艺步骤和图5J所示的最终结构。然而，当 与用于获得自对准源区和体区的技术结合时，屏蔽斥册极结构导致具 有优异击穿电压、导通电阻特性、以及开关特性的MOSFET。
图6A-6K是才艮据本发明又一个实施例的用于形成另一个屏蔽 栅极MOSFET的工艺的不同阶,殳的简^^黄截面图。在该实施例中， 类似于图3A-3K所示的实施例，代替使用同一掩模来形成沟槽、体 区和源区，在形成沟槽中使用一个掩模，在形成体区和源区中使用 单独的掩才莫。图6A-6C所示的工艺步骤类似于图3A-3C所示的工 艺步骤，不同之处在于，图6C中的沟槽610比图3C中的沟槽310 延伸得更深，以适应在斥册电才及下方形成屏蔽电才及。
在图6D中，如在前面实施例中一才羊，可以4吏用传统4支术或上 面引用的申请中披露的多种技术中的任何一种来形成下述(1)内 衬下沟槽侧壁和底部的屏蔽介电层632 (例如，包含氧化物)，(2) 沟槽610底部中的屏蔽电才及634 (例如，包含多晶石圭)，(3 )屏蔽电 才及634上的电才及间电介质(IED) 636,以及(4)内一于上沟槽侧壁 的栅极介电层612 (例如，包含氧化物)。注意的是，屏蔽电介质 632比才册才及电介质612更厚。而且，虽然示出IED 636比4册才及介电 层612更厚，但在一个实施例中，可以使用与形成栅极介电层612 相同的工艺来形成IED (即，IED与栅极介电层612厚度相同)。
在图6E中，使用已知的技术在IED 636上形成填充沟槽的导 电材料614,如掺杂的多晶硅。在图6F中，然后使导电材料614凹入到石圭台表面下方，暴露沟冲曹610的上侧壁605。凹入的导电才才 料形成栅电极614。图6G-6K所示的剩余工艺步骤类似于图3G-3K 所示的剩余工艺步艰《，因此不再说明。类似地，上述结合图3A-3K 所示的工艺步骤的各种注意事项、实施例、特征以及优点也可应用 到图6A-6K所示的相应工艺步骤。与前面实施例一样，通过将屏蔽 冲册才及结构与以这里所述方式用于获得自对准源区和体区的才支术相 结合，获得了具有优异击穿电压、导通电阻特性、以及开关特性的 MOSFET。
虽然上面示出并描述了多种特定实施例，^f旦是本发明的实施例 不限于此。例如，仅通过颠倒各种区域的导电类型，也可以利用这 里所述的形成p沟道FET的相同的工艺实施例来形成n沟道FET。 作为另 一个实例，上面实施例中的沟槽可以在达到更重掺杂的衬底 之前终止(结束)，或可以延伸到衬底中并在衬底中终止。作为又 一个实例，在图2A-2J和图3A-3K所示的实施例中，厚介电层(比 栅极电介质更厚)可以直接在栅电极下面沿每个沟槽的底部形成， 以便进一步减小这些实施例中栅极至漏极的电容。
作为另一个实例，仅通过将p型衬底改变为n型衬底，也可以 4吏用这里所述的形成p沟道MOSFET的相同的工艺实施例来形成 沟槽4册极p沟道IGBT。而且，虽然上面所述的各种实施例是以传 统的硅执行的，但是这些实施例和及其显而易见的变型也可以以碳 化硅、砷化镓、氮化镓、金刚石或其他半导体材料来执行。进一步 地，本发明的一个或多个实施例的特4正可以与本发明其他实施例的 一个或多个特征结合而不偏离本发明的范围。
因此，本发明的范围不应该参照上面的描述而确定，而是应该 参照所附权利要求及其等同物的全部范围而确定。
2权利要求
1. 一种用于形成沟槽栅极场效应晶体管的方法，包括在第一导电类型的半导体区中形成沟槽；形成在每个沟槽中凹入的栅电极；使用第一掩模，通过注入掺杂物在所述半导体区中形成第二导电类型的体区；以及使用所述第一掩模，通过注入掺杂物在所述体区中形成第一导电类型的源区。
2. 根据权利要求1所述的方法，其中，当注入掺杂物以形成所述 体区时，所述第一^务才莫覆盖相邻沟槽之间的所述半导体区的顶 面，〗吏纟寻大量的注入纟参杂物通过没有 一皮所述凹入的 一册电才及二菱盖 的上沟槽侧壁进入所述半导体区。
3. 根据权利要求1所述的方法，其中，所述沟槽是使用所述第一 掩模形成的。
4. 根据权利要求1所述的方法，其中，在形成所述沟槽中使用第 二掩模。
5. 根据权利要求4所述的方法，其中，所述第一掩模包括光刻胶。
6. 根据权利要求1所述的方法，其中，所述第一掩模包括氧化物、 氮化物、以及包含氮化物和氧化物的复合层中的一种。
7. 根据权利要求1所述的方法，其中，所述第一掩模在所述沟槽 形成之前形成在所述半导体区的表面上，并用来限定所述沟 槽。
8. 根据权利要求1所述的方法，其中，所述第一掩模在形成所述 沟槽之后形成在所述半导体区的表面上。
9. 根据权利要求1所述的方法，其中，所述体区的底部边界具有 波状l仑廓。
10. 根据权利要求1所述的方法，其中，所述体区的底部在所述沟 冲曹的侧壁处最深，而在相邻沟才曹之间的中点处最浅。
11. 根据权利要求1所述的方法，进一步包括在形成所述凹入的4册电才及之前，形成内 一于每个沟槽的侧 壁和底部的介电层。
12. 根据权利要求1所述的方法，进一步包括在形成所述凹入的4册电才及之前沿每个沟槽的底部形成厚底部电介质；形成内衬每个沟槽的侧壁的栅极介电层，所述厚底部 电介质比所述栅极介电层更厚。
13. 根据权利要求1所述的方法，其中，所述形成凹入的栅电极的 步冬聚包4舌使用导电材料填充所述沟槽；以及<吏所述沟槽中的所述导电材冲牛凹入，〗吏得所述沟槽的上 侧壁不一皮所述导电材料 隻盖。
14. 根据权利要求1所述的方法，进一步包括除去所述第一掩模；在每个沟槽中在所述栅电极上形成介电材料；以及 形成与所述源区和所述体区4妾触的互连层。
15. 根据权利要求1所述的方法，其中，在形成所述体区中使用的 注入能量在约150 KeV到约220 KeV的范围内。
16. 根据权利要求1所述的方法，其中，所述半导体区包括珪衬底 和在所述硅衬底上延伸的外延层，且所述沟槽延伸通过所述外 延层并在所述硅衬底中终止。
17. 根据权利要求1所述的方法，其中，所述半导体区包括硅衬底 和在所述硅衬底上延伸的外延层，且所述沟槽在所述外延层中 终止。
18. 根据权利要求1所述的方法，其中，所述半导体区包括在第二 导电类型的衬底上形成的外延层，从而形成IGBT。
19. 才艮据片又利要求1所述的方法，其中，所述体区是使用双通道倾 4牛注入形成的。
20. 才艮据4又利要求1所述的方法，其中，所述源区是使用双通道倾 冻+注入形成的。
21. —种用于形成场步文应晶体管(FET)的方法，包括在第一导电类型的半导体区上形成掩模，所述掩模具有 经由其暴露所述半导体区的开口 ；经由所述掩模开口通过使所述半导体区凹入而形成在所述半导体区中延伸的沟槽；形成内衬每个沟槽的侧壁的栅极介电层； 形成在每个沟槽中凹入的栅电极；使用第一掩模，通过注入掺杂物在所述半导体区中形成 第二导电类型的体区，所述第 一掩模覆盖相邻沟槽之间的所述 半导体区的顶面，佳:得大量的注入4参杂物通过没有^皮所述凹入 的才册电极覆盖的上沟槽侧壁而进入所述半导体区；以及使用所述第一掩模，通过注入掺杂物在所述体区中形成 第一导电类型的源区。
22. 根据权利要求21所述的方法，其中，所述掩模包括氧化物、 氮化物、以及包含氮化物和氧化物的复合层中的一种。
23. 根据权利要求21所述的方法，其中，所述体区的底部边界具 有波状4仑廓。
24. 根据权利要求21所述的方法，其中，所述体区的底部在所述 沟槽的侧壁处最深，而在相邻沟槽之间的中点处最浅。
25. 根据权利要求21所述的方法，进一步包括在形成所述一册才及介电层之前，沿每个沟4曹的底部形成厚 底部电介质，所述厚底部电介质比所述栅极介电层更厚。
26. 才艮据权利要求21所述的方法，其中，所述形成凹入的栅电极 的步骤包4舌使用导电材料填充所述沟槽；以及使所述沟槽中的所述导电材料凹入，使得所述沟槽的上 侧壁不被所述导电材料覆盖。
27. 才艮据权利要求21所述的方法，进一步包括除去所述掩模；在每个沟槽中在所述栅电极上形成介电材料；以及 形成与所述源区和所述体区4妾触的互连层。
28. 4艮据^^利要求21所述的方法，其中，在形成所述体区中4吏用 的注入能量在约150 KeV到约220 KeV的范围内。
29. 根据权利要求21所述的方法，其中，所述半导体区包括硅衬 底和在所述硅衬底上延伸的外延层，且所述沟槽延伸通过所述 外延层并在所述石圭4十底中乡冬止。
30. 根据权利要求21所述的方法，其中，所述半导体区包括硅衬 底和在所述硅衬底上延伸的外延层，且所述沟槽在所述外延层 中终止。
31. 根据权利要求21所述的方法，其中，所述半导体区包括在第 二导电类型的衬底上形成的外延层，从而形成IGBT。
32. 根据权利要求21所述的方法，其中，所述体区是使用双通道 倾杀+注入形成的。
33. 根据权利要求21所述的方法，其中，所述源区是使用双通道 令页4+注入形成的。
34. —种用于形成屏蔽一册才及场岁文应晶体管的方法，包4舌在第一导电类型的半导体区中形成沟槽；在每个沟槽的底部形成屏蔽电极，所述屏蔽电极通过屏 蔽电介质与所述半导体区绝缘；在所述屏蔽电极上方形成在每个沟槽中凹入的栅电极， 所述4册电才及与所述屏蔽电极绝纟彖；使用第一掩模，通过注入掺杂物在所述半导体区中形成 第二导电类型的体区；以及使用所述第一4务才莫，通过注入4参杂物在所述体区中形成 第一导电类型的源区。
35. 根据权利要求34所述的方法，其中，当注入掺杂物以形成所 述体区时，所述第一^奄才莫覆盖相邻沟槽之间的所述半导体区的 顶面，使得大量的注入掺杂物通过没有被所述凹入的栅电极覆 盖的上沟槽侧壁进入所述半导体区。
36. 根据权利要求34所述的方法，其中，所述沟槽是使用所述第 一掩模形成的。
37. 根据权利要求34所述的方法，其中，在形成所述沟槽中使用 第二掩模。
38. 根据权利要求37所述的方法，其中，所述第一掩模包括光刻胶。
39. 根据权利要求34所述的方法，其中，所述第一掩模包括氧化 物、氮化物、以及包含氮化物和氧化物的复合层中的一种。
40. 根据权利要求34所述的方法，其中，所述第一掩模在所述沟 槽形成之前形成在所述半导体区的表面上，并用来限定所述沟 槽。
41. 根据权利要求34所述的方法，其中，所述第一掩模在形成所 述沟槽之后形成在所述半导体区的表面上。
42. 根据权利要求34所述的方法，其中，所述体区的底部边界具 有波状4仑廓。
43. 才艮据4又利要求34所述的方法，其中，所述体区的底部在所述 沟槽的侧壁处最深，而在相邻沟槽之间的中点处最浅。
44. 根据权利要求34所述的方法，进一步包括在形成所述4册电极之前，形成内衬每个沟槽的上侧壁并 在所述屏蔽电极上延伸的栅-极介电层，所述棚-极介电层比所述 屏蔽电介质更薄。
45. 根据权利要求34所述的方法，进一步包括在形成所述4册电才及之前在每个沟槽中形成在所述屏蔽电才及上延伸的电极间 介电层；以及形成内衬每个沟槽的上侧壁的栅极介电层，所述栅极 介电层比所述屏蔽电介质更薄。
46. 根据权利要求34所述的方法，其中，所述形成凹入的栅电极 的步-骤包4舌使用导电材料填充所述沟槽；以及4吏所述沟槽中的所述导电材料凹入，4吏得所述沟槽的上 侧壁不被所述导电材料覆盖。
47. 才艮据4又利要求34所述的方法，进一步包括除去所述第一掩模；在每个沟槽中在所述栅电极上形成介电材料；以及 形成与所述源区和所述体区4妻触的互连层。
48. 根据权利要求34所述的方法，其中，在形成所述体区中使用 的注入能量在约150 KeV到约220 KeV的范围内。
49. 根据权利要求34所述的方法，其中，所述半导体区包括硅衬 底和在所述硅衬底上延伸的外延层，且所述沟槽延伸通过所述 外延层并在所述石圭衬底中终止。
50. 根据权利要求34所述的方法，其中，所述半导体区包括硅衬 底和在所述石圭^H"底上延伸的外延层，且所述沟槽在所述外延层 中终止。
51. 根据权利要求34所述的方法，其中，所述半导体区包括在第 二导电类型的衬底上形成的外延层，从而形成IGBT。
52. 根据权利要求34所述的方法，其中，所述体区是使用双通道 倾存斗注入形成的。
53. 4艮据4又利要求34所述的方法，其中，所述源区是4吏用双通道倾冻牛注入形成的。
54. —种用于形成屏蔽栅极场效应晶体管(FET)的方法，包括在第一导电类型的半导体区上形成掩模，所述掩模具有经由其暴露所述半导体区的开口 ；经由所述掩才莫开口通过4吏所述半导体区凹入而形成在所述半导体区中延伸的沟槽；在每个沟槽的底部形成屏蔽电极，所述屏蔽电极通过屏蔽电介质与所述半导体区绝缘；在所述屏蔽电极上方形成在每个沟槽中凹入的栅电极，所述栅电极与所述屏蔽电极绝缘；使用第一掩模，通过注入掺杂物在所述半导体区中形成第二导电类型的体区，所述第 一 掩模覆盖相邻沟槽之间的所述半导体区的顶面，4吏得大量的注入4参杂物通过没有^皮所述凹入的栅电极覆盖的上沟槽侧壁进入所述半导体区；以及使用所述第一掩模，通过注入掺杂物在所述体区中形成第一导电类型的源区。
55. 才艮据权利要求54所述的方法，其中，所述掩才莫包4舌氧化物、氮化物、以及包含氮化物和氧化物的复合层中的一种。
56. 根据权利要求54所述的方法，其中，所述体区的底部边界具有波状纟仑廓。
57. 根据权利要求54所述的方法，其中，所述体区的底部在所述沟槽的侧壁处最深，而在相邻沟4曹之间的中点处最浅。
58. 根据权利要求54所述的方法，进一步包括在形成所述4册电才及之前，形成内衬每个沟槽的上侧壁并在所述屏蔽电极上延伸的栅极介电层，所述栅极介电层比所述屏蔽电介质更薄。
59. 根据权利要求54所述的方法，进一步包括在形成所述栅电才及之前在每个沟槽中形成在所述屏蔽电极上延伸的电才及间介电层；以及形成内衬每个沟槽的上侧壁的栅极介电层，所述栅极介电层比所述屏蔽电介质更薄。
60. 才艮据权利要求54所述的方法，其中，所述形成凹入的栅电极的步冬聚包4舌使用导电材料填充所述沟槽；以及使所述沟槽中的所述导电材料凹入，使得所述沟槽的上侧壁不被所述导电材剩 l盖。
61. 才艮据权利要求54所述的方法，进一步包括除去所述掩模；在每个沟槽中在所述才册电才及上形成介电材料；以及形成与所述源区和所述体区4妄触的互连层。
62. 才艮据权利要求54所述的方法，其中，在形成所述体区中使用的注入能量在约150 KeV到约220 KeV的范围内。
63. 根据权利要求54所述的方法，其中，所述半导体区包括硅衬 底和在所述硅衬底上延伸的外延层，且所述沟槽延伸通过所述 外延层并在所述石圭衬底中终止。
64. 根据权利要求54所述的方法，其中，所述半导体区包括石圭衬 底和在所述石圭衬底上延伸的外延层，且所述沟槽在所述外延层 中终止。
65. 根据权利要求54所述的方法，其中，所述半导体区包括在第 二导电类型的衬底上形成的外延层，从而形成IGBT。
66. 才艮据斥又利要求54所述的方法，其中，所述体区是l吏用双通道 ，页4+注入形成的。
67. 才艮据权利要求54所述的方法，其中，所述源区是4吏用双通道 倾在牛注入形成的。
全文摘要
一种场效应晶体管是如下形成的。在第一导电类型的半导体区中形成沟槽。形成在每个沟槽中凹入的栅电极。使用第一掩模，通过注入掺杂物在半导体区中形成第二导电类型的体区。使用第一掩模，通过注入掺杂物在体区中形成第一导电类型的源区。
文档编号H01L21/336GK101536165SQ200780041519
公开日2009年9月16日 申请日期2007年9月17日 优先权日2006年9月20日
发明者朴赞毫 申请人:飞兆半导体公司