专利名称：：具有亚光刻宽度的端面的半导体结构及其制造方法
技术领域：
：本发明涉及半导体器件，并且特别地涉及具有亚光刻宽度的端面(facet)的互补金属氧化物半导体(CMOS)晶体管。技术背景半导体场效应晶体管的性能依赖于其上通过少数沟道载流子的迁移而构建晶体管沟道的晶体表面取向。例如，硅中的电子迁移率对于{100}表面取向最高并且对于{110}表面取向最低，而单晶硅中的空穴迁移率对于{110}表面取向最高并且对于{100}表面取向最低。针对PFET器件和NFET器件使用不同晶面来增强整体电路的性能是现有技术中已知的。这类在行业中被称为"混合取向技术(HOT)"的技术提供了在同一村底的不同晶面上制造PFET器件和NFET器件的方法。在一种方法中，使用晶片键合以及随后的半导体材料的外延生长来提供具有不同表面取向的半导体表面。作为一个这样的示例，Bryant等人的美国专利No.7，102，166B1公开了这样的方法其中将具有不同晶片表面取向的两个晶片键合在一起，用以提供表面上具有不同晶面的结构。键合步骤之后是硅外延，用来创建具有两个不同表面取向的平坦晶片表面。作为第二个这样的示例，Ieong等人的美国专利申请公开No.US2006/0194421Al公开了类似的方法，其中将键合晶片上的图形向下刻蚀至掩埋氧化物层的底部，然后以选择性外延再生长半导体材料，以形成与具有SOI部分的半导体表面共一般性缺点包括半导体外延生长过程中的缺陷产生，边界附近的高缺陷密度，以及工艺的复杂性和成本。使用具有不同晶向的端面而不是半导体衬底原始表面的不同的方法在现有技术中是已知的。通常，在设置有原始半导体表面的半导体衬底上，对半导体表面的一部分进行构图并曝光，而将该半导体表面的其它部分用掩蔽层覆盖。通过使半导体表面的暴露部分经受各向异性刻蚀工艺来形成V型槽，其中在该各向异性刻蚀工艺中，沿着半导体材料的不同晶面具有不同刻蚀速率。在一个示例中，Weber等人在2005年的2005SymposiumonVLSI的文集156-157页上发表的"ANovelLocallyEngineered(111)V-channelMOSFETArchitecturewithImprovedDrivabilityCharacteristicsforLow-Standbypower(LSTP)CMOSApplications"公开了一种晶体管结构，其中沟道形成于V型槽之内。电流沿着字母V形状中的路径在V型槽平面内流动，并且在沟道的中部电流耳又向改变。例如由V型槽形成的晶体端面的形成受到一些限制，这些限制对MOSFET的性能产生不利的影响。特别地，具有V型槽的器件布局中的V型槽宽度的上限是光刻工具所能处理的最大景深，这是因为非常宽的V型槽将使得需要被光刻构图的栅极线垂直剖面产生非常大的变化。而且，在包含SOI衬底的情况下，V型槽的宽度大于掩埋氧化物(BOX)层上半导体材料厚度的大约两倍是不可能的，这是因为，由于BOX层上半导体层的有限厚度，产生V型槽的企图将在宽V型槽形成之前使BOX层暴露。由于后续光刻步骤的景深要求或是由于SOI衬底的顶部半导体层的有限厚度而将在V型槽上构建的器件宽度限制在所设置的界限之下，这严重限制了使用V型槽的MOSFET设计的布局。尽管可以通过连接多个在V型槽上构建的MOSFET来构建具有较宽器件宽度的MOSFET,但是这种布局需要相邻V型槽之间的STI区域，因而需要较大的半导体区域。因此，需要在宽半导体区域上形成晶体端面的结构和方法。同时，需要限制V型槽垂直剖面变化。此外，由于V型槽栅极表面上拐角的形成，半导体的V型槽拐角处的电场高于平坦半导体表面的电场。这导致了在V型槽上构建的MOSFET的双阈值电压，其中较低的阈值电压对应于V型槽的边缘部分，较高的阈值电压对应于V型槽的远离边缘的部分。这恶化了器件的开态电流(I—on)和关态电流(I—off)的比率。阈值电压的差异在根本上是由于晶体端面有限的宽度尺寸造成的。较窄的晶体端面会降低该效应。因此，还需要降低晶体端面的宽度，使得来自V型槽不同部分的不同阈值电压的效应得以最小化。
发明内容为了满足上述需要，本发明将光刻胶材料的亚光刻自对准的自组装与半导体材料的各向异性刻蚀结合使用，用以在半导体衬底上创建多个平行的浅V型槽，这些V型槽的端面具有不同的晶向。特别地，本发明提供多个V型槽而不是现有技术所能够实现的一个V型槽，以此来满足在宽半导体区域上形成晶体端面的需要。本发明通过使用光刻胶材料的亚光刻自组装将V型槽剖面的垂直变化限制为最小光刻尺寸"F"的大约1/3，以此满足对于V型结构的具有有限垂直剖面变化的端面的需要。本发明通过使每个V型槽的宽度都小于最小光刻尺寸"F"来提高1—on和I—off的比率。本发明使用传统的硅衬底(体硅或者SOI)、亚光刻构图和晶体刻蚀在同一晶片上实现多个平行邻接的具有亚光刻宽度的V型沟道。在形成STI之后，将传统光刻与在选定器件上执行的亚光刻分子自组装相结合。对于选定器件，各向异性晶体刻蚀形成多个邻接的表面取向不同于衬底取向的亚光刻沟道。本发明适用于任何器件宽度，而不会导致栅叠层构图或者电路密度的明显复杂化。通常，两种互补器件类型中只有一种(例如PFET)在各向异性刻蚀中被刻蚀，而另一种器件类型(例如NFET)在该各向异性刻蚀中被掩蔽。根据本发明，具有衬底取向的半导体衬底被划分为两个区域第一区域，其中衬底取向是针对将在其上被构建的第一CMOS器件类型的最优取向；以及第二区域，其中衬底取向是针对将在其上被构建的第二CMOS器件类型的最优取向。例如，对于(100)硅衬底，第一区域是NFET区域，第二区域是PFET区域。对于(110)硅衬底，第一区域是PFET区域，第二区域是NFET区域。而且，尽管{110}取向对于硅上的PFET区域而言是优选的，但例如{111}、{211}、{221}和{311}的其它晶向也可以根据本发明而被使用。类似地，尽管{100}取向对于硅上的NFET区域而言是优选的，但例如{111}、{211}、{221}和{311}的其它晶向也可以根据本发明而被使用。本发明是针对以第一区域为NFET区域并且以第二区域为PFET区域的(100)硅衬底来描述，应当理解，不同晶向和不同衬底材料的修改属于本领域普通4支术人员的/>知常识。根据本发明，将焊盘(pad)氧化物层和氮化物层的叠层淀积在(100)硅衬底上并使之构图有浅沟槽隔离(STI)。涂覆第一光刻胶并对其进行构图，使得用于PFET的硅区域，或者说PFET区域，在第一光刻胶的曝光和显影之后暴露。对第一光刻胶进行构图使得第一光刻胶中开口的两个长平行边缘的长度大于开口的宽度。优选地，开口是平行六面体，其两个长平行边缘的长度大于它们之间的距离。更优选地，平行六面体是矩形。然后将自对准的自组装光刻材料涂覆于硅衬底。将该自对准的自组装光刻材料与第一光刻胶中的预先定义的光刻开口自对准。优选地，选择第一光刻胶中矩形开口的长宽比能够实现自对准的自组装光刻材料基本上长平行对准。因此，自对准的自组装材料与已有的第一光刻胶图形对准，从而定义亚光刻宽度的长平行线。化物和焊盘氮化物的叠层暴露于刻蚀工艺。优选地通过反应离子刻蚀(RIE)首先刻蚀自对准的自组装材料所形成的亚光刻宽度的长平行线之间暴露的焊盘氮化物。然后通过RIE或者湿法刻蚀来刻蚀在焊盘氮化物的刻蚀部分之下的焊盘氧化物。继而位于自对准的自组装材料的长平行线之间的硅衬底的第一部分暴露。亚光刻宽度的自对准的自组装材料的长平行线之下剩余的焊盘氧化物和焊盘氮化物形成了多个平行的亚光刻宽度的平行叠层，它也如其上的自对准的自组装材料那样形成为长平行线。优选地，然后去除第一光刻胶和自对准的自组装材料。此时用于NFET的硅区域，或者说NFET区域，被焊盘氧化物和焊盘氮化物的毗邻叠层所覆盖。而且，呈亚光刻宽度的长平行线形式的焊盘氧化物和焊盘氮化物的多个平行的叠层覆盖PFET区域。然后执行第一各向异性刻蚀，其中沿着硅村底的不同晶向具有不同的刻蚀速率。剩余焊盘氧化物和焊盘氮化物的叠层所形成的平行线之间的PFET区域的暴露部分，或者说第一部分，被刻蚀形成V型槽。平行的V型槽。该多个平行的V型槽这时并不彼此连接，也即，它们是非邻接的多个平行的V型槽。优选地，晶体端面的外边缘接近于剩余焊盘氧化物和焊盘氮化物的多个平行叠层的边缘。多个非邻接的平行V型槽中的每一个与相邻V型槽之间都被半导体表面的平坦部分隔开。半导体表面的平坦部分这时被剩余焊盘氧化物和焊盘氮化物的多个平行叠层所覆盖。根据本发明的第一实施方式，然后涂覆第二光刻胶并对其进行构图，使得NFET区域被第二光刻胶所覆盖。继而优选地通过湿法刻蚀去除剩余焊盘氧化物和焊盘氮化物的多个平行的亚光刻宽度的平行叠层。然后进一步刻蚀多个非邻接的平行V型槽和V型槽相邻配对之间的半导体表面的平坦区域，从而拓宽V型槽。由于针对平坦部分的表面刻蚀速率低于针对已有V型槽端面的刻蚀速率，V型槽在第二各向异性刻蚀过程中扩展，直到相邻V型槽的平行外边缘相遇并且每个V型槽与相邻的V型槽邻接。在各向异性刻蚀过程中，V型槽的每个晶体端面的尺寸都在增长，直到V型槽的外边缘与相邻V型槽的其它外边缘相遇。由于每个V型槽都有两个与脊邻接的梯形端面，并且本发明能够实现其外边缘在相邻V型槽之间邻接的多个平行的V型槽，因此本发明能够实现通过脊或者通过V型槽的外边缘连接的至少四个梯形晶体端面。根据本发明的第一实施方式，邻接的平行V型槽之间的间距等于自对准的自组装亚光刻材料的亚光刻间距。根据本发明的第二实施方式，当各向异性刻蚀在自对准的自组装材料的平行线之间形成了多个非邻接的平行V型槽之后，通过生长或者淀积在具有晶体端面的多个非邻接的平行V型槽上形成牺牲氧化物。接下来，剩余焊盘氧化物和焊盘氮化物的多个亚光刻宽度的叠层之间的牺牲氧化物之上的体积被填入第二光刻胶。优选地，亚光刻宽度的叠层之间的体积填充通过涂覆第二光刻胶并使其凹陷来实现，使得除了亚光刻宽度的叠层之间，晶片上没有光刻胶剩余。优选地，利用第三光刻胶掩蔽硅村底的NFET区域，以便于保护NFET区域中的焊盘氧化物和焊盘氮化物。然后去除剩余焊盘氧化物和焊盘氮化物的多个亚光刻宽度的叠层，以便暴露V型槽相邻配对之间的半导体表面的平坦部分。优选地，此时也去除第二和第三光刻胶，只留下非邻接的平行V型槽之上的牺牲氧化物。执行第二各向异性刻蚀，用以在被牺牲氧化物覆盖的非邻接平行V型槽之间形成更多的V型槽。与第一各向异性刻蚀相似，第二各向异性刻蚀沿着半导体衬底的不同晶向具有不同的刻蚀速率。每个V型槽相邻配对之间的半导体表面的平坦部分中都形成了一个V型槽。此后，去除牺牲氧化物。根据本发明的第二实施方式，邻接的平行V型槽之间的间距等于自对准的自组装光刻材料的亚光刻间距的一半。根据两种实施方式，当完成多个平行邻接V型槽的形成之后，将NFET区域中的焊盘氧化物和焊盘氮化物去除。在PFET和NFET区域中全部暴露的硅表面上形成栅极电介质。接下来，淀积栅极导体叠层并对其进行构图以形成栅电极。根据两种实施方式所得到的结构包含在(100)衬底之中的多个平行邻接的具有晶体端面的V型槽。多个V型槽中的每一个都具有两个外边缘，这些外边缘平行于靠近每个槽中部的脊而延伸。本发明的一个方面是，每个V型槽的至少一个边缘与相邻V型槽的其它边缘相遇。因此，相邻的v型槽被邻接起来。本发明的另一方面是，自对准的自组装材料形成了多个亚光刻宽度的平行线。这个特征的优点包括沟道面积以端面相对于衬底原始平坦表面的角度余弦的倒数为因子的增加、通过使用最优晶体端面形成沟道而获得的提高的少数载流子迁移率、以及其上构建MOSFET器件的半导体表面的最小化高度变化。根据本发明，电流沿着成对的平行边缘并垂直于包含表面和沟道的多个邻^接V型剖面的截面而流动。物理沟道由多个邻接的V型槽形成，每一个V型槽的中部都具有脊。每个垂直于电流方向的V型槽中沟道的截面部分都具有V型剖面。此外，具有晶体端面的多个平行邻接V型槽中的每一个都具有小于光刻最小尺寸的宽度。能够做到这一点是因为自对准的自组装材料的使用在预构图的第一光刻胶中形成了亚光刻宽度的线的图形。最小光刻尺寸"F，，是使用可用的光刻工具可以直接印制在光刻胶上的最小宽度。由于这个尺寸依赖于每种用以创建这类图形的光刻工具的能力，因此最小光刻尺寸随着工具和技术换代而变化。然而，普遍认为最小光刻尺寸是每代光刻技术中可以通过光刻工艺成像的最小特征尺寸。通常，对于248nm的光刻工具，这个尺寸是大约93nm。对于193nm的技术工具，这个尺寸是大约65nm。由于最小光刻尺寸被用于栅极图形的印制，所以出现在显影光刻胶上的栅极图形中的最小尺寸趋向于与光刻最小尺寸一致。两种实施方式都能够实现在V型槽上所形成的《110)端面上构建的PFET以及在具有(100)衬底取向的表面上构建的NFET。这对于PFET和NFET都能够实现最大迁移率。村底为(110)衬底的本发明的镜像实施属于本领域普通技术人员的公知常识。在这种情况下，PFET区域被第一和第三光刻胶所掩蔽。NFET构建于V型槽上所形成的(100)端面之上，且PFET构建在具有(110)衬底取向的表面之上。而且，使用具有非最大载流子迁移率的表面取向的晶体端面也是可行的。一些这样的表面包括{100}取向、{110}取向、{111}取向、{211}取向、{221}取向以及{311}取向。不同于现有技术，本发明可以在绝缘体上硅(SOI)衬底上被付诸实践而无需限制器件宽度。这是因为根据现有技术的v型槽产生硅表面中的高度变化，大约是暴露于各向异性刻蚀的被构图半导体区域宽度的一半。掩埋氧化物(BOX)层上半导体层的厚度只有大于50nm的超薄SOI(UTSOI)中，半导体层的厚度限制了半导体区域的垂直剖面的高度变化，因此根据现有技术，在V型槽上构建的MOSFET的宽度受限于BOX层上半导体层的厚度。本发明提供的解决方案是形成多个具有较小垂直高度变化的V型槽，从而消除半导体区域的宽度限制。垂直高度的变化大约是多个邻接的V型垂直槽的间距的一半。由于V型垂直槽的间距小于最小光刻尺寸，并且在一个最小光刻尺寸之内至少有一条线和两个空间，因此垂直剖面的变化大约小于最小光刻尺寸的六分之一。用以增强晶体管性能。例如，除了单晶硅之外，硅衬底还可以包含在单晶硅衬底上外延布置的材料，其选自本征硅、本征硅锗合金、本征硅碳合金、本征硅锗碳合金、掺磷硅、掺磷硅锗合金、掺磷硅碳合金、掺磷硅锗碳合金、掺氮硅、掺氮硅锗合金、掺氮硅碳合金以及掺氮硅锗碳合金。此外，给定将如下所述达到优选的刻蚀的适合化学制品，本发明还可用于ni-v族化合物半导体衬底和n-vi族化合物半导体衬底上。本发明还可以通过V型槽与STI的自对准被付诸实践。这是因为STI可以作为对于形成与其相邻的V型槽的两个平行边缘中一个边缘的自然限制。即使与STI相邻的端面的尺寸不同于与STI不相邻的端面的尺寸，在多个平行V型槽上所形成的MOSFET的性能也不会受到明显影响。然而，有利的是，例如通过要求中紫外(MUV)掩膜而不是深紫外(DUV)掩膜，来使得用于第一光刻胶构图的掩膜对于对准具有较不严格的要求。图1是根据现有技术的在(100)、(110)和(111)表面上的电子和空穴迁移率的曲线图。图2是利用光刻胶形成的光刻构图的0.28微米宽度空间的现有技术SEM图片。图3是在与图2所示空间类似的光刻构图的0.28微米宽度空间中所形成的自对准的自组装材料的现有技术SEM图片。图4A是本发明一种示例性实现的示意性自顶向下视图。图4B是沿着图4A中B-B，方向的本发明一种示例性实现的示意性截面视图。图5A是示出了高阈值电压(Vt)区域A和低Vt区域B的具有V型沟道的现有4支术MOSFET的示意性截面^f见图。图5B是图5A中所示的现有技术器件的作为栅极电压函数的漏极电流的曲线图。图6A是根据本发明的具有宽度为亚光刻尺寸的平行邻接V型沟道的具有同一Vt区域C的MOSFET的示意性截面一见图。图6B示出了图6A中根据本发明的MOSFET所得到的电特性。图7A-图15A是根据本发明的第一实施方式的MOSFET器件的示意性自顶向下视图。图7B-图15B是沿着B-B，方向的根据本发明的第一实施方式的MOSFET器件的示意性截面视图。图16A-图25A是根据本发明的第二实施方式的MOSFET器件的示意性自顶向下视图。图25B是沿着B-B，方向的根据本发明的第二实施方式的MOSFET器件的示意性截面一见图。具体实施方式在详细描述本发明之前，先给出半导体材料和自对准的自组装材料上表面取向工程的现有技术讨论。在此进行现有技术的讨论是为了清晰地阐明现有技术和本发明之间的本质区别。图1是(100)、(110)和(111)表面上电子和空穴迁移率的曲线图，出自Irie等人2004年在IEDMTech.Dig.的225-228页上发表的"In-PlaneMobilityanisotropyandUniversalityUnderUniaxialStrainsinn-andp-MOSInversionLayerson(100)，(110)，and(111)Si"。(100)上的电子迁移率和(110)/<110>上的空穴迁移率分别给出了大于其它的迁移率。该图说明了混合取向技术(HOT)的原理，其中使用多个晶体端面来增强少数载流子迁移率，以此增强MOSFET的性能。图2示出了使用传统光刻技术通过传统光刻胶形成的0.28微米宽度空间的SEM图片。为了使用自对准的自组装材料，需要已存在的材料图形，使得自组装材料的分子也能识别周围区域的几何并且在自对准中与已存在几何的特征"对准"。图3示出了现有技术SEM图片，其中自对准的自组装材料被涂覆于已存在的0.28微米的空间结构并与其自对准。自对准的自组装材料所形成的平行线的间距是40nm，这小于没有自对准的自组装材料的传统光刻技术目前所能印制的最小尺寸。在此参考现有技术文献，其示出了在半导体衬底上形成亚光刻宽度的线图形的方法。这些参考文献包括C.T.Black和R.Ruiz,"SelfAssemblyinSemiconductorMicroelectronics:Self-AlignedSub-LithographicPatterningUsingDiblockCopolymerThinFilms,"Proc.SPIE6153，615302(2006);C.T.Black,"Self-Aligned,SelfAssemblyofMulti-NanowireSiliconFieldEffectTransistors,"AppliedPhysicsLetters,87,163116(2005);以及C.T.Black,"IntegrationofSelfAssemblyforMicroelectronics,"ProceedingsoftheIEEECustomIntegratedCircuitsConference,(2005)。这些参考文献共同说明了形成具有亚光刻平行线的图形的可行性。根据这种构图方法，将光学光刻的对准能力与自对准的自组装材料的本征纳米级尺寸结合。在一个示例中，自对准的自组装材料是共聚物，其中利用形貌(topography)来引导圆柱体共聚物域的组装，以此细分使用光学光刻所定义的较大图形，在该过程中将每个20nm聚合体域的位置精确记录到光刻图形。图4A-图4B是具有多个平行邻接V型槽的第一MOSFET器件以及在平坦沟道上构建的第二MOSFET的示意性视图。STI130在(100)硅衬底100上形成。PFET在图的左侧构建并使用多个平行邻接V型槽，NFET使用传统方法在图的右侧构建。栅极电介质180和栅极线190也被示出。优选地，栅极线190的宽度具有最小光刻尺寸"F",用以最大化这些晶体管的性能。尽管有源区域的总宽度W无法小于最小光刻尺寸"F"，但是各个V型槽的宽度都小于"F"。此外，每个端面的宽度和多个平行邻接V型槽的垂直剖面的总体高度变化小于"F"。通过与图5A中的现有技术结构进行对比，来说明多个平行邻接V型槽的各个端面的狭窄宽度的有利电特性。图5A示出了根据现有技术的具有V型沟道的MOSFET的截面。单一的V型沟道在硅衬底10上形成，并被STI30所包围。通常，沟道的端面化还会导致栅极表面上拐角的形成，它相对于上面的栅极线是凸起的。由于图5A中表面拐角"C，，相对于栅极线的几何(曲率)，所以在表面拐角"C"处的电场高于晶体端面的平坦部分"F"上的电场。对于通过标准光刻工艺形成的表面端面，这种情况在各个端面的宽度相对较宽时发生。由于在端面化表面上的表面拐角C处的电场增强，高电场区域与平坦部分"F，，中的正常电场区域在电学性质上明显不同。这种情况的发生是因为相邻拐角之间的间隔相对于栅极电介质的厚度而言是较大的。在图5B中示出图5A中的现有技术MOSFET所得到的电特性。来自图5A中的表面拐角"C，，的电流贡献在图5B中也被标记为"C"。来自图5A中平坦部分"F"的电流贡献在图5B中也被标记为"F，，。总沟道电流在图5B中被标记为"F+C",它是来自表面拐角"C"的电流贡献与来自平坦部分"F，，的电流贡献的和。图5A中表面拐角"C"中的高电场区域(热点)在电学性质上明显不同，并且带来了大的关态电流泄漏。尽管拐角所产生的亚Vt斜率(sub-Vtslope)优于从图5A中的平坦部分"F"中的平面表面所获得的亚Vt斜率，但是图5A中的表面拐角"C"贡献非常小的开态电流。大部分开态电流来自图5A中的平坦部分"F",其具有比拐角的总和更大的有效栅极区域。因此，表面拐角的存在仅仅是降低了开态/关态电流比率。图6A示出了根据本发明的具有被标记为"MPAVC"的多个平行邻接V型槽的MOSFET的截面。多个平行邻接V型槽形成于硅衬底10上并被STI30所包围。各个端面的宽度是亚光刻的，相邻拐角之间的距离因此也是亚光刻的。对于这些被亚光刻端面化的表面，它们狭窄的宽度和紧密的间隔导致了较低的关态电流和较高的开态电流。同样，由于整个结构基本上只与图5A中的表面拐角等效，因此平坦区域的阈值电压无关紧要。在多个平行邻接V型槽上构建的MOSFET的电特性主要取决于大量的拐角。在图6B中示出了图6A中根据本发明的MOSFET所得到的电特性。由于在根据本发明的MOSFET中不存在图5A中的平坦部分"F",因此只有一个晶体管电流分量。MOSFET的阈值电压可以通过阈值电压调整注入进行调整和定制。因此，根据本发明，在单一亚光刻尺寸的V型沟道上,构建的MOSFET中存在的不利开态/关态电流比率可纟皮消除。继续对本发明的描述，图7A-图7B示出了(IOO)硅衬底IOO、构图的焊盘氧化物110、构图的焊盘氮化物120以及包围PFET区域和NFET区域的STI130。在图7A中，PFET区域是没有被STI130覆盖并且位于被标记为P的虚线矩形之内的区域。NFET区域是没有一皮STI130覆盖并且位于^皮标记为N的虚线矩形之内的区域。根据本发明的第一实施方式，将第一光刻胶135涂覆于通过STI130构图的硅衬底的顶表面。对第一光刻胶进行构图以在PFET区域之上创建具有平行边缘的空间。第一光刻胶的平行边缘优选地位于PFET区域之外、邻接的STI130之内。此后，将自对准的自组装材料涂覆于PFET区域之上的空间，并允许其与周围的第一光刻胶图形136自组装和自对准。自对准的自组装光刻胶136在PFET区域之上所形成的空间中创建了如图8A-图8B所示的多个平行线图形。在下面的焊盘氮化物120的多个平行线也从自对准的自组装材料136所形成的多个平行线图形之间的空间下面被暴露出来。优选地通过反应离子刻蚀(RIE)来刻蚀焊盘氮化物120之上的暴露图形，也即多个平行线，以形成图9A-图9B中所示的焊盘氮化物120，的多个亚光刻宽度的平行叠层。优选地，RIE进行到焊盘氧化物IIO的顶部。在焊盘氮化物120，的多个平行线图形形成之后，去除第一光刻胶135和自对准的自组装材料136。此后，对焊盘氮化物120，的多个平行线之间的焊盘氧化物110的暴露部分进行刻蚀，用以暴露图10A-图10B中所示的硅衬底100的第一部分101以及焊盘氧化物IIO，和焊盘氮化物120，的多个亚光刻宽度的平行叠层。在这个阶段，毗邻的焊盘氧化物110和毗邻的焊盘氮化物120的叠层存在于NFET区域之上，而非毗邻的焊盘氧化物IIO，和非毗邻的焊盘氮化物120，的多个平行叠层存在于PFET区域之上。可选地，可以在去除第一光刻胶135和自对准的自组装材料136之前刻蚀焊盘氧化物110以暴露硅衬底100的第一部分101。然后使焊盘氧化物IIO，和焊盘氮化物120，的多个亚光刻宽度的平行叠层之间的硅衬底100的第一部分101暴露于第一各向异性刻蚀，其中第一各向异性刻蚀沿着硅村底100的不同晶向具有不同的刻蚀速率。从石圭衬底的第一部分101刻蚀晶体端面，用以如图11A-11B所示的在硅村底100中形成多个非邻接的平行V型槽102。多个非邻接的平行V型槽102中的每一个都具有至少两个由V型槽中部的脊连接的晶体端面。而且，每个非邻接的平行V型槽102在V型槽102的相邻配对之间都被硅表面的第二部分103所隔开。硅表面的第二部分103此时被焊盘氧化物110，和毗邻的焊盘氮化物120，的多个亚光刻宽度的平行叠层所覆盖。第一各向异性刻蚀沿着硅晶体的不同晶面产生不同的刻蚀速率。根据本发明的第一实施方式，第一各向异性刻蚀沿着至少一个非{100}面的刻蚀速率低于沿着{100}面的刻蚀速率。优选地，各向异性刻蚀速率沿着{110}取向最低，从而{110}端面在(100),圭衬底上的PFET区域中产生多个平行的V型槽。第一各向异性刻蚀可以是反应离子刻蚀或者湿法刻蚀。产生{110}端面的湿法刻蚀化学组成的示例包括80摄氏度下13.3%的异丙醇、23.4%的KOH以及63.3%珪表面上产生1000纳米/分钟的刻蚀速率。尽管本发明的第一实施方式使用(100)硅衬底以及在{110}取向中形成的晶体端面，但本发明可以容易地推广为使用其它衬底取向或者其它晶体端面取向。本发明所支持的表面取向类型是其角度基本上大于0度并且基本上不与衬底取向正交。例如，如果衬底取向是(IOO)并且刻蚀之后的表面取向是{110}类型平面，则衬底取向和任意表面取向之间的角度是45度。一般而言，立方体晶格中两个向量之间的角度可以通过两个向量的点积容易地计算，这是因为点积是第一个向量的长度乘以第二个向量的长度再乘以两个向量之间夹角的余弦。下面用表格说明了主晶面之间的角度。在本发明中不想得到的0度和90度在表1中用N/A标示。<table>tableseeoriginaldocumentpage20</column></row><table>表l.根据本发明的衬底取向和主晶向之间的角度根据本发明，优选地将第二光刻胶145涂覆于硅衬底100的顶表面，并对其进行构图以覆盖NFET区域并且暴露PFET区域。此时去除焊盘氧化物IIO，和焊盘氮化物120，的多个亚光刻宽度的平行叠层，以便暴露硅衬底100的第二部分103。图12A-图12B示出了这个阶段的MOSFET结构。然后去除第二光刻胶145。根据本发明的第一实施方式，将多个非邻接的平行V型槽102和V型槽102的相邻配对之间的石圭表面第二部分103暴露于第二各向异性刻蚀，其中第二各向异性刻蚀沿着所述半导体衬底的不同晶向具有不同的刻蚀速率。与第一各向异性刻蚀类似，第二各向异性刻蚀在{100}面上的刻蚀速率也高于在已经存在的多个平行的非邻接V型槽102端面上的刻蚀速率。因此，硅材料沿着多个平行的非邻接V型槽102晶体端面的法向的刻蚀要快于沿着硅表面第二部分103的法向的刻蚀。所得到的结构在图13A-图13B中示出，其示出了多个平行的"邻接"V型槽109。此后从NFET区域去除毗邻的焊盘氮化物120和焊盘氧化物110。如图14A-图14B所示，在PFET区域和NFET区域中都形成栅极电介质180。此后，淀积栅极导体并对其进4亍构图以形成如图15A-图15B所示的棚-极线190。根据本发明的第二实施方式，应用根据本发明的第一实施方式的结构和方法，直到对应于图11A-图IIB使用第一各向异性刻蚀形成多个平行的非邻接V型端面102为止。不像第一实施方式中那样涂覆第二光刻胶145并除去焊盘氮化物120，和焊盘氧化物IIO，的多个平行叠层，根据本发明的第二实施方式，如图16A-图16B所示，通过在多个平行的非邻接V型端面102上进行淀积或者生长来形成牺牲氧化物144。这之后是利用第二光刻胶155对剩余焊盘氧化物IIO，和剩余焊盘氮化物120，的多个亚光刻宽度的叠层之间的牺牲氧化物144之上的体积进行填充。优选地，将第二光刻胶155涂覆于硅衬底100的顶表面，然后使得在NFET区域之上毗邻的焊盘氮化物120和STI130的表面上凹陷，从而使得第二光刻胶155只保留在PFET区域中的焊盘氮化物120，和焊盘氧化物IIO，的亚光刻宽度的叠层之间。优选地，如图18A-图18B所示，将第三光刻胶165涂覆于硅衬底100的顶表面并对其进行构图，使得硅衬底100的NFET区域被第三光刻胶掩蔽，以此在后续处理中保护NFET区域中的焊盘氧化物和焊盘氮化物。根据本发明的第二实施方式，如图19A-图19B所示，然后优选地利用RIE工艺去除剩余焊盘氧化物IIO，和焊盘氮化物120'的多个亚光刻宽度的叠层，以暴露硅表面的第二部分103。第二部分103是多个平行的非邻接V型槽102的相邻配对的边缘之间的硅表面平坦部分。优选地，也去除第二光刻胶155和第三光刻胶165，仅留下非邻接的平行V型槽102之上的牺牲氧化物144。如图20A-图20B所示，所得到的结构具有在多个平行的非邻接V型槽102之上的牺牲氧化物144，其中多个平行的非邻接V型槽102被在其相邻配对的边缘之间的第二部分103隔开。然后执行第二各向异性刻蚀，以如图21A-图21B所示在先前的非邻接平行V型槽102之间形成第二组多个平行V型槽。尽管先前的非邻接V型槽102中任何一个都不与先前的非邻接V型槽102中的另一个邻接，但新形成的多个平行V型槽104的平行边缘现在与先前的非邻接的平行V型槽102的平行边缘邻接。因此，先前的非邻接平行V型槽102和形成于该非邻接平行V型槽配对之间的新形成的V型槽104共同形成了图22A-图22B中所示的多个平行的邻接V型槽109的新结构，其中在去除牺牲氧化物144之后，显示出与图21A-图21B中相同的结构。如在本发明的第一实施方式中一样，第二各向异性刻蚀与第一各向异性刻蚀类似，沿着所述半导体衬底的不同晶向具有不同的刻蚀速率。对于各向异性刻蚀的工艺以及衬底取向和晶向的选择的限制和变化像应用于本发明的第一实施方式那样应用于第二实施方式。然而，根据本发明的第二实施方式，邻接的平行V型槽的间距等于自对准的自组装光刻材料的亚光刻间距的一半。按照本发明的第二实施方式形成的平行邻接V型沟道的数目几乎是按照第一实施方式形成的平行邻接V型沟道数目的两倍。像第一实施方式中那样，如图24A-图24B所示，去除焊盘氮化物120，和焊盘氧化物110，，此后如图25A-图25B中所示，淀积栅极导体叠层并进行构图以形成栅极线190。根据本发明的两种实施方式，在每个V型槽之内，两个晶体端面在此相遇的脊位于V型槽的底部并靠近其中部。每个V型槽中与脊邻接的两个晶体端面的形状类似于具有两个平行边的梯形，其中较长的平行边是V型沟道的一个平行外边缘，而较短的平行边是脊。物理沟道在与栅极线190交迭的两个梯形端面部分之外形成。PFET的电流沿着平行边缘对流动，或者说是沿着每个V型槽中部的脊的方向流动。在栅极线190的两端形成源极和漏极，以形成完整的MOSFET。尽管根据特定的实施方式描述了本发明，但很明显，根据以上描述，很多替换、修改和变化对于本领域技术人员来说是显而易见的。相应地，本发明意在涵盖本发明和所附权利要求的范围和精神之内的所有这些替换、修改和变化。权利要求1.一种半导体结构，包括位于半导体衬底内的多个平行邻接的具有晶体端面的V型槽。2.根据权利要求1所述的半导体结构，其中所述多个平行邻接的具有晶体端面的V型槽中的每一个V型槽都具有小于光刻最小尺寸的宽度。3.根据权利要求1所述的半导体结构，其中所述半导体衬底是石圭才十A。4.根据权利要求3所述的半导体结构，其中所述单晶衬底具有(100)衬底取向，并且至少四个所述晶体端面具有{110}取向。5.根据权利要求4所述的半导体结构，其中所述半导体结构是p沟道金属氧化物半导体场效应晶体管(MOSFET)。6.根据权利要求3所述的半导体结构，其中所述单晶衬底具有(110)衬底取向，并且至少四个所述晶体端面具有{100}取向。7.根据权利要求4所述的半导体结构，其中所述半导体结构是n沟道金属氧化物半导体场效应晶体管(MOSFET)。8.根据权利要求3中所述的半导体结构，其中所述的至少四个所述晶体端面是邻接的梯形端面，并且其取向选自{100}取向、{110}取向、{111}取向、{211}取向、{221}取向以及{311}取向。9.根据权利要求1所述的半导体结构，其中所述半导体衬底是具有至少一个掩埋氧化物(BOX)层的绝缘体上硅(SOI)衬底。10.根据权利要求1所述的半导体结构，其中所述半导体衬底包括单晶硅衬底；以及在所述单晶硅衬底上外延淀积的材料，所述材料选自本征硅、本征硅锗合金、本征硅碳合金、本征硅锗碳合金、掺磷硅、掺磷硅锗合金、掺磷硅碳合金、掺磷硅锗碳合金、掺氮硅、掺氮硅锗合金、掺氮硅碳合金以及掺氮硅锗碳合金。11.根据权利要求1所述的半导体结构，其中所述多个平行邻接的V型槽与浅沟槽隔离(STI)对准。12.—种制造半导体结构的方法，包括提供具有衬底取向的半导体衬底；利用自对准的自组装光刻材料对所述半导体的一部分进行构图；在所述半导体村底内形成多个非邻接的平行的具有晶体端面的V型槽，其中所述多个非邻接的平行V型槽中的每一个V型槽都在隔开；以及在所述半导体衬底内形成多个邻接的平行的具有晶体端面的V型槽。13.根据权利要求12所述的制造半导体结构的方法，还包括，分进行构图之后、并且在所述半导体衬底内形成所述多个非邻接的平行的具有晶体端面的V型槽之前将所述半导体衬底的第一部分暴露于第一各向异性刻蚀，所述第一各向异性刻蚀沿着所述半导体衬底的不同晶向具有不同的刻蚀速率。14.根据权利要求13所述的制造半导体结构的方法，还包括分进行构图之前，淀积焊盘氧化物层和氮化:层的叠层。、^15.根据权利要求14所述的制造半导体结构的方法，还包括，在利用所述自对准的自组装光刻材料对所述半导体衬底的所述一部分进行构图之后、并且在将所述半导体衬底的所述第一部分暴露于所述第一各向异性刻蚀之前刻蚀所述焊盘氧化物层和所述氮化物层的所述叠层的一部分；以及形成所述焊盘氧化物和所述焊盘氮化物的多个亚光刻宽度的平行叠层。16.根据权利要求15所述的制造半导体结构的方法，还包括，在所述半导体衬底内形成多个非邻接的平行的具有晶体端面的V型槽之后、并且在所述半导体衬底内形成所述多个邻接的平行的具有晶体端面的V型槽之前去除所述焊盘氧化物和所述焊盘氮化物的所述亚光刻宽度的平行叠层；以及将所述多个非邻接的平行V型槽和所述V型槽的相邻配对之间的所述半导体表面平坦部分暴露于第二各向异性刻蚀，所述第二各向异性刻蚀沿着所述半导体衬底的不同晶向具有不同的刻蚀速率。17.根据权利要求16所述的制造半导体结构的方法，其中所述邻接的平行V型槽的间距等于所述自对准的自组装光刻材料的亚光刻间距。18.根据权利要求15所述的制造半导体结构的方法，还包括，在所述半导体衬底内形成多个非邻接的平行的具有晶体端面的V型槽之后、并且在所述半导体村底内形成所述多个邻接的平行的具有晶体端面的V型槽之前在所述多个非邻接的平行的具有晶体端面的V型槽上形成牺牲氧化物；利用第二光刻胶填充所述牺牲氧化物之上的体积；去除所述焊盘氧化物和所述焊盘氮化物的所述亚光刻宽度的平行叠层；以及将所述V型槽的相邻配对之间的所述半导体表面平坦部分暴露于第二各向异性刻蚀，所述第二各向异性刻蚀沿着所述半导体村底的不同晶向具有不同的刻蚀速率。19.根据权利要求18所述的制造半导体结构的方法，还包括，在利用第一光刻胶填充所述牺牲氧化物之上的体积之后、在去除所述焊盘氧化物和所述焊盘氮化物的所述亚光刻宽度的平行叠层之前利用第三光刻胶掩蔽所述半导体衬底的一部分。20.根据权利要求19所述的制造半导体结构的方法，其中所述刻间距的一半。全文摘要本发明提供了用于在增强性能的MOSFET的半导体衬底上提供多个平行的具有亚光刻宽度的端面化V型槽的结构和方法。使用自对准的自组装材料来构图多个平行的亚光刻线。通过使用在半导体表面上产生晶体端面的各向异性刻蚀，形成多个平行邻接的具有亚光刻槽宽的V型槽。由于V型槽的亚光刻宽度以及随之而来的垂直剖面变化的减小，在为MOSFET提供增强的迁移率的同时，MOSFET的宽度没有受限于后续光刻步骤的聚焦深度或者是BOX层上半导体层的厚度。而且，由于每个端面的狭窄宽度，MOSFET具有良定义的阈值电压。文档编号H01L29/06GK101221979SQ200810002049公开日2008年7月16日申请日期2008年1月9日优先权日2007年1月12日发明者J·A·曼德尔曼,S·A·巴特,T·W·戴尔,权五正,杨海宁申请人:国际商业机器公司