专利名称：半导体集成电路装置的制作方法
技术领域：
本发明涉及半导体集成电路装置，尤其涉及具备静电放电保护电 路的半导体集成电路装置，上述静电放电保护电路使用了进行寄生双极晶体管动作的MOS型保护元件。 技术背景在半导体集成电路装置(IC)中，要求针对由于静电放电(ESD: Electro Static Discharge)而在半导体集成电路装置的I/O焊盘(输入输出 焊盘)上施加的冲击电压及冲击电流的ESD抗性。因此， 一般而言，静 电放电保护电路常常与1/0焊盘连接。这样的静电放电保护电路之一使 用了进行寄生双极晶体管动作的MOS型保护元件。图9是使用了现有MOS型保护元件的静电放电保护电路的电路 图。在图9中，n型MOSFETIOI的漏极与焊盘102连接，栅极、背部 栅极及源极共同接地。对焊盘102给予正的静电放电的冲击的话，n型 MOSFET101就会由于漏极 背部栅极间的PN结的击穿而进行寄生双 极晶体管动作，以从焊盘102向接地释放冲击电流的方式起作用。还 有，对焊盘102给予负的静电放电的冲击的话，n型MOSFET101就会 由于漏极，背部栅极间的PN结在正方向被加上偏压而以从接地向焊盘 102释放冲击电流的方式起作用。在此，在向焊盘102输入正的信号的场合，n型MOSFET101的漏 极 背部栅极间变成逆偏压，n型MOSFETIOI所涉及的信号的衰减不 会发生。然而，在与PN结的正向压降相比，在负的方向大的信号被输 入到焊盘102的场合，n型MOSFETIOI的漏极 背部栅极间就会变成 正向偏压，信号流过n型MOSFET101，产生信号的衰减。另外，在n型MOSFET101改为p型的场合，在对焊盘102输入正的信号的场合会 产生信号的衰减。对此，专利文献1披露了在向输入端子输入了电源电压以上的信 号的场合信号也不会衰减的静电放电保护电路。该静电放电保护电路， 如图10(A)所示，具备输入端子1I1;电源端子(Vdd)112; N阱(背部 栅极)；在N阱内漏极和源极(或源极和漏极)分别与输入端子和电源端 子连接的P沟道晶体管113，并且是N阱与P沟道晶体管113的栅极 连接，且栅极和N阱为悬浮状态的构成。再有，专利文献1还披露了如图IO(B)所示，具有漏极和源极或者 源极和漏极分别与输入端子111和P沟道晶体管113的栅极连接的第 2P沟道晶体管114，且第2P沟道晶体管114的栅极与电源端子Vdd 连接的构成。根据专利文献1，第2P沟道晶体管114有助于第1P沟道 晶体管113的栅极的电位变高，能进一步提高保护能力。还有，专利文献2记载了如图11所示，源极接地，漏极与PAD116 连接，栅极和背部栅极(P阱)通过NMOS晶体管128而接地的NMOS 晶体管120作为静电放电保护电路的情况。NMOS晶体管128由栅极 125控制成在进行电路动作时置于导通，在不向芯片供给电源时变为截 止。另外，专利文献2记载了 NMOS晶体管128的背部栅极接地的情 况。专利文献l:日本特开平7—147381号公报 专利文献2:美国专利第6399990号说明书发明内容发明打算解决的课题在此，在图IO(A)表示的静电放电保护电路中，即使在向输入端子 111输入了电源电压以上或以下的信号的场合，因为栅极和N阱(背部栅极)为悬浮状态，所以P沟道晶体管113中的PN结也不会在正方向 导通而使信号衰减。然而，因为栅极和N阱(背部栅极)处于悬浮状态，供给到输入端子的信号会通过在漏极或源极和栅极及N阱(背部栅极) 之间存在的寄生电容，使栅极及N阱(背部栅极)的电位变动。由于该电 位的变动，P沟道晶体管113就不能保持充分截止的状态，在漏极和源 极间会有漏电流流动。另外，在图IO(B)中，在向输入端子111输入了低于电源电压的信 号的场合，即使具备P沟道晶体管114， P沟道晶体管114也不动作， 无助于P沟道晶体管113中的背部栅极(N阱)的充电，因而P沟道晶体 管113不会稳定地截止，会有漏电流流动。还有，在图11所示的静电放电保护电路中，NMOS晶体管128的 背部栅极是接地(GND)的。因此，在向PAD116供给了成为负的电位的 信号的场合，NMOS晶体管120的漏极一背部栅极间的PN结及NMOS 晶体管128的漏极一背部栅极间的PN结相对于接地成为正向偏压，在 PAD116和接地间就会有漏电流流动。解决课题的方案本发明的一个方面所涉及的半导体集成电路装置，具备输入信 号用或输出信号用的焊盘；连接在焊盘和给定电位的电源布线间，栅 极端子及背部栅极共同连接的第1M0SFET;以及与第1M0SFET是同 一导电型，栅极端子与焊盘连接，第1端子及背部栅极与第1M0SFET 的栅极端子及背部栅极连接，第2端子与上述电源布线连接的第 2MOSFET。本发明的又一方面所涉及的半导体集成电路装置，具备输入信号用或输出信号用的焊盘；连接在焊盘和电位V0电源布线间，栅极端 子及背部栅极共同连接的第1M0SFET;以及基于焊盘的电位Vin来控 制第1M0SFET的栅极端子及背部栅极的电位Vb的电位控制电路，电位控制电路把Vth设为正的给定的电位，在第1M0SFET为n型的场合 控制成，当Vin》V0+Vth时设为Vb=V0，当Vin<V0 —Vth时设为 Vb=Vin;在第1M0SFET为p型的场合控制成，当Vin》V0+Vth时设 为Vb=Vin，当Vin<VO —Vth时设为Vb=VO。发明效果根据本发明，即使在向焊盘给予比给定电位的电源布线的电位高 的电位或低的电位的信号的场合，也能减小在焊盘和电源布线间连接 的第1M0SFET的漏电流。
图1是本发明的第1实施例所涉及的具备静电放电保护电路的半 导体集成电路装置的电路图。图2是本发明的第2实施例所涉及的具备静电放电保护电路的半 导体集成电路装置的电路图。图3是电位控制电路的电路图。图4是本发明的第2实施例所涉及的具备静电放电保护电路的半 导体集成电路装置的平面图及断面图。图5是本发明的第3实施例所涉及的具备静电放电保护电路的半 导体集成电路装置的平面图。图6是本发明的第4实施例所涉及的具备静电放电保护电路的半 导体集成电路装置的平面图。图7是本发明的第5实施例所涉及的具备静电放电保护电路的半 导体集成电路装置的平面图。图8是本发明的第6实施例所涉及的具备静电放电保护电路的半 导体集成电路装置的平面图。图9是现有的使用了 MOS型保护元件的静电放电保护电路的电路图。图10是现有的使用了 MOS型保护元件的静电放电保护电路的另 一电路图。图11是现有的使用了 MOS型保护元件的静电放电保护电路的又 一电路图。符号说明10 电位控制电路20 P基板21 深N阱22 N阱23 P阱24， 25a， 25b， 26a， 26b, 27a， 27b N+扩散层28， 29， 30 栅极电极31， 31a， 31b P+扩散层32， 32a， 32b 布线Ml， Mla、 M2、 M3 n型MOSFETPAD焊盘R电阻具体实施方式
本发明的实施方式所涉及的半导体集成电路装置具备输入信号 用或输出信号用的焊盘(图1的PAD);连接在焊盘和给定电位的电源布线(图1的接地)间，栅极端子及背部栅极共同连接的第1M0SFET(图1 的M1);以及与第1M0SFET是同一导电型，栅极端子与焊盘连接，第 1端子及背部栅极与第1M0SFET的栅极端子及背部栅极连接，第2端 子与电源布线连接的第2MOSFET(图1的M2)。在这里，第1M0SFET优选的是按阔值电压比PN结正方向电压大 的方式构成。还可以具备与第1M0SFET是同一导电型，栅极端子与电源布线 连接，第l端子及背部栅极与第1M0SFET的栅极端子及背部栅极连接，第2端子与焊盘连接的第3MOSFET(图3的M3)。再有，也可以是，半导体集成电路装置具备输入信号用或输出 信号用的焊盘(图2的PAD);连接在焊盘和电位V0的电源布线(图2 的接地)间，栅极端子及背部栅极共同连接的第lMOSFET(图2的Mla); 以及基于焊盘的电位Vin来控制第lMOSFET的栅极端子及背部栅极的 电位Vb的电位控制电路(图2的10)。该电位控制电路把Vth设为正的 给定的电位，在第1M0SFET为n型的场合控制成，当Vin》V0+Vth 时设为Vb=V0，当Vin<V0 —Vth时设为Vb=Vin;在第IMOSFET为p 型的场合控制成，当Vin》V0+Vth时设为Vb=Vin，当Vin<V0 —Vth 时设为Vb=V0。在这里，也可以是，电位控制电路(图2的IO)具备与第IMOSFET 是同一导电型的第2及第3MOSFET(图3的M2、 M3)，第IMOSFET 以栅极端子及背部栅极与第2及第3MOSFET各自的背部栅极及第1 端子连接，第2MOSFET以第2端子与电源布线连接，以栅极端子与焊 盘连接，第3MOSFET以第2端子与焊盘连接，以栅极端子与电源布线 连接。还有，也可以是，在第2MOSFET的栅极端子和焊盘之间插入电 阻元件(图3的R)。再有，优选的是，第1、第2及第3MOSFET配设在同一阱区域(图 4的23)内。还有，也可以是，第IMOSFET中的第2端子所涉及的扩散区域 和第2MOSFET中的第2端子所涉及的扩散区域为共同的区域(图5的 25a， 26a)。再有，也可以是，第IMOSFET中的第1端子所涉及的扩散区域和第3MOSFET中的第2端子所涉及的扩散区域为共同的区域(图6的 25b， 27a)。还有，也可以是，第2MOSFET中的第1端子所涉及的扩散区域 和第3MOSFET中的第1端子所涉及的扩散区域为共同的区域(图7的 26b， 27b)。以下，就实施例，参照附图详细地说明。实施例1图1是本发明的第1实施例所涉及的具备静电放电保护电路的半 导体集成电路装置的电路图。在图1中，半导体集成电路装置具备焊 盘PAD、 n型MOSFETMl、 n型MOSFETM2、电阻R。焊盘PAD是 半导体集成电路装置中的输入信号用或输出信号用的端子，与未图示 的内部电路连接。n型MOSFETM1以漏极与焊盘PAD连接，源极接 地，栅极端子及背部栅极共同连接。在这里n型MOSFETMl是阈值电 压比PN结的正向压降大的构造。还有，n型MOSFETM2以漏极及背 部栅极与n型MOSFETM1的栅极端子及背部栅极连接，栅极端子通过 电阻R而与焊盘PAD连接，源极接地。另外，优选的是，为了防止向 焊盘PAD施加的静电放电所涉及的冲击直接施加于n型MOSFETM2 的栅极端子上而插入电阻R。焊盘PAD，作为用于输出的例子，可以用作在LSI试验时的闪存 的写入、消去时所用的生成正负电压的充电泵(内置于LSI)的电压监视 器。还有，焊盘PAD，作为用于输入的例子，可以用于在LSI试验时 或从LSI外部给予作为产品使用时的闪存的写入、消去用的正负电压 时的电力供给。这样的焊盘PAD具有露出到半导体集成电路装置的外 部，被施加静电放电所涉及的冲击的可能性。在按以上方式构成的半导体集成电路装置中，向焊盘PAD给予静 电放电所涉及的正的冲击的话，n型MOSFETM1就通过漏极 背部栅 极间的PN结的击穿使寄生双极晶体管动作而导通，以从焊盘PAD向接地释放冲击电流的方式起作用。还有，向焊盘PAD给予负的静电放 电的冲击的话，n型M0SFETM1就通过源极 背部栅极间的PN结的 击穿使寄生双极晶体管动作而导通，以从焊盘PAD向接地释放负的冲 击电流的方式起作用。再有，不引起n型MOSFETMl中的漏极'背部栅极间的PN结的 击穿而向焊盘PAD给予比n型MOSFETMl、 M2的阈值大的正的电压 Vin的信号的话，n型MOSFETM2就会导通。因此，n型MOSFETM1 的栅极端子及背部栅极的电位Vb成为接地电位，n型MOSFETMl充 分截止，防止漏电流流向漏极 源极间。另一方面，不引起n型MOSFETMl中的源极'背部栅极间的PN 结的击穿而向焊盘PAD给予比n型MOSFETMl、 M2的阈值在负的方 向大的负的电压Vin的信号的话，n型MOSFETM2就会截止。还有， n型M0SFETM1的栅极端子及背部栅极的电位Vb成为比信号Vin高 出PN结正向压降的量的电位。因此，阈值电压设定得比PN结的正向 压降大的n型M0SFETM1充分截止，防止漏电流流向漏极 源极间。实施例2图2是本发明的第2实施例所涉及的具备静电放电保护电路的半 导体集成电路装置的电路图。在图2中，半导体集成电路装置具备焊 盘PAD、 n型MOSFETMla、电位控制电路10。与图1同样的符号表 示同一物，省略其说明。n型MOSFETMla，与图1的n型M0SFETM1 同样连接，不过，不必特意使阈值电压大于PN结的正向压降。电位控 制电路10与焊盘PAD、 n型MOSFETMla的栅极端子及背部栅极以及 接地连接，基于焊盘的电位Vin来控制n型MOSFETMla的栅极端子 及背部栅极的电位Vb。具体控制成，把Vth设为n型MOSFETMla的 阈值，当Vin》Vth时设为Vb=0 ，当Vin< — Vth时设为Vb=Vin 。图3是电位控制电路10的电路图。在图3中，电位控制电路10具备n型MOSFETM2、 n型MOSFETM3、电阻R。 n型MOSFETM2 与图1同样连接。n型MOSFETM3以源极与焊盘PAD连接，栅极端 子接地，漏极及背部栅极与n型MOSFETMla的栅极端子及背部栅极 连接。在按以上方式构成的半导体集成电路装置中，向焊盘PAD给予静 电放电所涉及的冲击的话，与实施例1中说明了的一样，n型 MOSFETMla就通过寄生双极晶体管动作而以释放冲击电流的方式起 作用。还有，不引起n型MOSFETMla中的漏极 背部栅极间的PN结 的击穿而向焊盘PAD给予比n型MOSFETMla、 M2的阈值大的正的 信号Vin的的话，n型MOSFETM2就会导通。因此n型MOSFETMla 的栅极端子及背部栅极的电位Vb成为接地电位，n型MOSFETMla充 分截止，防止漏电流流向漏极 源极间。另一方面，不引起n型MOSFETMla中的源极'背部栅极间的PN 结的击穿而向焊盘PAD给予比n型MOSFETMla、 M3的阈值在负的 方向大的负的信号Vin的话，n型MOSFETM3就会截止。因此，n型 MOSFETMla的栅极端子及背部栅极的电位成为Vin ， n型 MOSFETMla充分截止，防止漏电流流向漏极 源极间。另外，在以上的说明中，为了方便而定了 MOSFET中的漏极和源 极。不过，在MOSFET构造上漏极和源极几乎是同等的东西，可以交 换，所以当然可以把源极作为漏极，把漏极作为源极。其次，说明半导体集成电路装置的构造。图4(A)是本发明的第2 实施例所涉及的具备静电放电保护电路的半导体集成电路装置的平面 图。还有，图4(B)是图4(A)中的XI—X2断面图。在图4中，半导体 集成电路装置在半导体的P基板20内的深部具备深N阱21。还有，在深N阱21的上部，具备P阱23和在平面方向围着P阱23的N阱 22。在P阱23的表面上具备N+扩散层25a、 25b、 26a、 26b、 27a、 27b。 在N+扩散层25a、 25b间的P阱23的上部夹隔绝缘膜而具备栅极电极 28。还有，在N+扩散层26a、 26b间的P阱23的上部夹隔绝缘膜而具 备栅极电极29。再有，在N+扩散层27a、 27b间的P阱23的上部夹隔 绝缘膜而具备栅极电极30。在N阱22的表面上具备N+扩散层24， N+扩散层24通过接点而与未图示的例如半导体集成电路装置的作为 最高电位的Vdd等连接，作为防护环起作用。在这样的构造的半导体集成电路装置中，由N+扩散层25a、 25b 和栅极电极28形成n型MOSFETMla，由N+扩散层26a、 26b和栅极 电极29形成n型MOSFETM2，由N+扩散层27a、 27b和栅极电极30 形成n型MOSFETM3。在这里，n型MOSFETMla、 M2、 M3在共同 的P阱23内形成，n型MOSFETMla、 M2、 M3各自的背部栅极都为 P阱23。还有，栅极电极28、 N+扩散层26b和N+扩散层27b经接点 而由布线32连接到P阱23中的P+扩散层31。即，n型MOSFETMla、 M2、 M3各自的背部栅极、n型MOSFETMla的栅极电极28、与n型 MOSFETM2的漏极相当的N+扩散层26b和与n型MOSFETM3的漏极 相当的N+扩散层27b共同连接。另外，与n型MOSFETMla的漏极相当的N+扩散层25b和与n 型MOSFETM3的源极相当的N+扩散层27b经接点而由未图示的布线 共同连接到焊盘PAD。还有，与n型MOSFETMla的源极相当的N+ 扩散层25a和与n型MOSFETM2的源极相当的N+扩散层26a经接点 而由未图示的布线共同接地。再有，n型MOSFETM3的栅极电极30 由未图示的布线接地。还有，n型MOSFETM2的栅极电极29经未图 示的电阻R而与焊盘PAD连接。在具有以上构造的半导体集成电路装置中，n型MOSFETMla、 M2、 M3各自的背部栅极作为共同的P阱23而形成，可以减小在静电放电保护电路中的占有面积。另夕卜，图4图示的是，n型MOSFETM2、 M3的大小比n型MOSFETMla的大小大。不过，实际上，n型 MOSFETM2、 M3只要具有驱动P阱23的电位的能力即可，与需要流 过静电放电所涉及的冲击电流的n型MOSFETMla相比，为数十分之 一的小尺寸。实施例3图5是本发明的第3实施例所涉及的具备静电放电保护电路的半 导体集成电路装置的平面图。第3实施例所涉及的静电放电保护电路 的电路与图3相同。还有，在图5中，与图4同样的符号表示同一物， 省略其说明。图5所示的半导体集成电路装置是交换了图4中的ti型 MOSFETMla的N+扩散层25a、 25b的位置(如先前叙述的，源极和漏 极可以交换，因而实质上位置的交换没有意义)。并且，图4的n型 MOSFETMla中的N+扩散层25a和n型MOSFETM2中的N+扩散层 26a作为同一N+扩散层而在P阱23中形成。参照图3的电路图，这相 当于n型MOSFETMla的源极和n型MOSFETM2的源极共同接地。 根据具有这样的构造的半导体集成电路装置，能进一步减小在静电放电保护电路中的占有面积。 实施例4图6是本发明的第4实施例所涉及的具备静电放电保护电路的半 导体集成电路装置的电路图。第4实施例所涉及的静电放电保护电路 的电路与图3相同。还有，在图6中，与图4同样的符号表示同一物， 省略其说明。图6所示的半导体集成电路装置是图4的n型 MOSFETMla中的N+扩散层25b和n型MOSFETM3中的N+扩散层 27a作为同一N+扩散层而在P阱23中形成。参照图3的电路图，这相 当于n型MOSFETMla的源极和n型MOSFETM3的源极共同连接到 焊盘PAD。根据具有这样的构造的半导体集成电路装置，与实施例3 同样，能进一步减小在静电放电保护电路中的占有面积。实施例5图7是本发明的第5实施例所涉及的具备静电放电保护电路的半 导体集成电路装置的电路图。第5实施例所涉及的静电放电保护电路 的电路与图3相同。还有，在图7中，与图5同样的符号表示同一物， 省略其说明。图7所示的半导体集成电路装置是图5的n型MOSFETM2 中的N+扩散层26b和n型MOSFETM3中的N+扩散层27b作为同一 N+扩散层而在P阱23中形成。还有，P+扩散层31a以包围n型 MOSFETMla、 M2、 M3的方式在P阱23中形成。参照图3电路图， 这相当于n型MOSFETM2的漏极和n型MOSFETM3的漏极共同经P十 扩散层31a而与P阱23连接。根据具有这样的构造的半导体集成电路 装置，与实施例3、 4一样，能进一步减小在静电放电保护电路中的占 有面积。实施例6图8是本发明的第6实施例所涉及的具备静电放电保护电路的半 导体集成电路装置的平面图。第6实施例所涉及的静电放电保护电路 的电路与图3相同。还有，在图8中，与图5同样的符号表示同一物， 省略其说明。图8所示的半导体集成电路装置是在图5的n型 MOSFETM2中的N+扩散层26b和n型MOSFETM3中的N+扩散层27b 之间形成P+扩散层31b。 N+扩散层26b、 N+扩散层27b、 P+扩散层31b 共同由布线32b布线于n型MOSFETMla的栅极电极。参照图3的电 路图，这相当于n型MOSFETM2的漏极和n型MOSFETM3的漏极共 同经P+扩散层31b而与P阱23连接，与n型MOSFETMla的栅极电 极连接。这样的构造的半导体集成电路装置是实施例5的变形，与 MOSFETM2的漏极相当的N+扩散层26b和P+扩散层31b是扩散层彼 此接触。再有，与MOSFETM3的漏极相当的N+扩散层27b和P+扩散 层31b是扩散层彼此接触。并且，N+扩散层26b、 27b—同与P+扩散 层31b的扩散层连接。另外，该连接可以是图8所示的布线所涉及的连接，也可以是在N+扩散层26b、 27b及P+扩散层31b各表面上形成 的串行连接，哪种都可以。能这样接触配置N+扩散层26b、 27b、 P+ 扩散层31b，是因为对于N+扩散层26b、 27b、 P+扩散层31b是共同连 接的，所以接扩散层彼此不接触也没有问题，因而可行。按以上方式 来构成，与实施例3、 4、 5 —样，能进一步减小在静电放电保护电路 中的占有面积。另外，在以上的说明中，把第1、第2及第3MOS晶体管作为n 型进行了说明，不过，也可以都是p型。在该场合，在半导体集成电 路装置的构造中，要把n型置换为p型，把p型置换为n型。以上就上述实施例说明了本发明，当然，本发明不只限于上述实 施例，而是还包括在本申请权利要求的范围内本领域技术人员能做的 各种变形、修正。
权利要求
1.一种半导体集成电路装置，其特征在于，具备输入信号用或输出信号用的焊盘；连接在上述焊盘和给定电位的电源布线间，栅极端子及背部栅极共同连接的第1MOSFET；以及与上述第1MOSFET是同一导电型，栅极端子与上述焊盘连接，第1端子及背部栅极与上述第1MOSFET的栅极端子及背部栅极连接，第2端子与上述电源布线连接的第2MOSFET。
2. 根据权利要求l所述的半导体集成电路装置，其特征在于，上 述第1M0SFET按阈值电压大于PN结正方向电压的方式构成。
3. 根据权利要求l所述的半导体集成电路装置，其特征在于，还 具备与上述第1M0SFET是同一导电型，栅极端子与上述电源布线连 接，第1端子及背部栅极与上述第1M0SFET的栅极端子及背部栅极连 接，第2端子与上述焊盘连接的第3MOSFET。
4. 一种半导体集成电路装置，其特征在于，具备 输入信号用或输出信号用的焊盘；连接在上述焊盘和电位V0电源布线间，栅极端子及背部栅极共同 连接的第1M0SFET;以及基于上述焊盘的电位Vin来控制上述第1M0SFET的栅极端子及 背部栅极的电位Vb的电位控制电路，上述电位控制电路把Vth设为正的给定的电位，在上述第1M0SFET为n型的场合控制成，当Vin》V0+Vth时 设为Vb=V0，当Vin<V0 —Vth时设为Vb=Vin;在上述第IMOSFET为p型的场合控制成，当Vin》V0+Vth时 设为Vb=Vin ，当Vin<V0 — Vth时设为Vb=V0 。
5. 根据权利要求4所述的半导体集成电路装置，其特征在于，上述电位控制电路具备与上述第1M0SFET是同一导电型的第2 及第3MOSFET，上述第1M0SFET以栅极端子及背部栅极与上述第2及第 3MOSFET各自的背部栅极及第l端子连接，上述第2MOSFET以第2端子与上述电源布线连接，以栅极端子 与上述焊盘连接，上述第3MOSFET以第2端子与上述焊盘连接，以栅极端子与上 述电源布线连接。
6. 根据权利要求l所述的半导体集成电路装置，其特征在于，在 上述第2MOSFET的栅极端子和上述焊盘之间插入了电阻元件。
7. 根据权利要求5所述的半导体集成电路装置，其特征在于，在 上述第2MOSFET的栅极端子和上述焊盘之间插入了电阻元件。
8. 根据权利要求3所述的半导体集成电路装置，其特征在于，上 述第l、第2及第3MOSFET配设在同一阱区域内。
9. 根据权利要求5所述的半导体集成电路装置，其特征在于，上 述第l、第2及第3MOSFET配设在同一阱区域内。
10. 根据权利要求8所述的半导体集成电路装置，其特征在于， 上述第IMOSFET中的第2端子所涉及的扩散区域和上述第2MOSFET 中的第2端子所涉及的扩散区域是共同的区域。
11. 根据权利要求9所述的半导体集成电路装置，其特征在于， 上述第IMOSFET中的第2端子所涉及的扩散区域和上述第2MOSFET 中的第2端子所涉及的扩散区域是共同的区域。
12. 根据权利要求8所述的半导体集成电路装置，其特征在于，上述第1M0SFET中的第1端子所涉及的扩散区域和上述第3MOSFET 中的第2端子所涉及的扩散区域是共同的区域。
13. 根据权利要求9所述的半导体集成电路装置，其特征在于， 上述第1MOSFET中的第1端子所涉及的扩散区域和上述第3MOSFET 中的第2端子所涉及的扩散区域是共同的区域。
14. 根据权利要求IO所述的半导体集成电路装置，其特征在于， 上述第1M0SFET中的第1端子所涉及的扩散区域和上述第3MOSFET 中的第2端子所涉及的扩散区域是共同的区域。
15. 根据权利要求11所述的半导体集成电路装置，其特征在于， 上述第1MOSFET中的第1端子所涉及的扩散区域和上述第3MOSFET 中的第2端子所涉及的扩散区域是共同的区域。
16. 根据权利要求8所述的半导体集成电路装置，其特征在于， 上述第2MOSFET中的第1端子所涉及的扩散区域和上述第3MOSFET 中的第1端子所涉及的扩散区域是共同的区域。
17. 根据权利要求9所述的半导体集成电路装置，其特征在于， 上述第2MOSFET中的第1端子所涉及的扩散区域和上述第3MOSFET 中的第1端子所涉及的扩散区域是共同的区域。
18. 根据权利要求1所述的半导体集成电路装置，其特征在于， 上述第1及第2MOSFET配设在同一阱区域内。
全文摘要
一种半导体集成电路装置，可减小在焊盘和接地间连接的MOSFET中的漏电流。其具备输入信号用或输出信号用的焊盘(PAD)；连接在焊盘(PAD)和接地间，栅极端子及背部栅极共同连接的n型MOSFET(M1a)；以及基于焊盘(PAD)的电位(Vin)来控制n型MOSFET(M1a)的栅极端子及背部栅极的电位(Vb)的电位控制电路(10)。电位控制电路(10)具备n型MOSFET(M2、M3)，n型MOSFET(M1a)以栅极端子及背部栅极与n型MOSFET(M2、M3)各自的背部栅极及漏极连接，n型MOSFET(M2)以源极接地，栅极端子经电阻(R)而与焊盘(PAD)连接，n型MOSFET(M3)以源极与焊盘(PAD)连接，栅极端子接地。
文档编号H01L23/58GK101236965SQ20081000536
公开日2008年8月6日 申请日期2008年2月1日 优先权日2007年2月1日
发明者冈本仁志, 平田守央 申请人:恩益禧电子股份有限公司