一种提高集成电路芯片抗静电能力的封装方法

专利名称：一种提高集成电路芯片抗静电能力的封装方法
技术领域：
本发明涉及半导体封装技术领域，尤其涉及一种提高集成电路芯 片抗静电能力的封装方法。
背景技术：
随着半导体行业的发展，特别是进入深亚微米尺度以后， 一方面
氧化层的击穿电压将大幅度降低；另一方面某些厂家采用绝缘体上的 硅SOI技术，由于SOI技术中硅膜薄，泻放静电放电防护(ESD)电 流的通道狭窄，散热能力也相对要差得多，使得其输出管的抗ESD能 力非常差，甚至达到了不得不在输出互补金属氧化物半导体(CMOS) 与泻放ESD电流的二极管之间串联一个小电阻的方法来改善输出管的 抗ESD能力。
由于要在芯片制作的过程中设计出解决上述问题的结构，需要花 大量的面积来设计二极管(751、 752、 753、 754)、 VDD/VSS环线(102、 101)和POWER CLAMP (—种放在电源线与地线之间，在电路承受 ESD电压时，形成一条从电源线到地线的导电通路的结构)结构，成 本大并且效果很难大幅度提升，甚至需要降低产品的性能才能使产品 达到一个可以接受的ESD防护能力。
此外，在高频的化合物半导体电路中，由于对输入/输出PAD寄生 电容控制非常严格，提高其抗ESD能力就更加困难了。由此，在2007 年8月份，ESD方面的工业委员会公布了一份白皮书，提出了降低芯 片内部结构抗ESD能力，转换到提高产品封装后抗ESD能力的需求，
以降低芯片的制造成本。
提高封装后的产品抗ESD能力的方法，之前技术主要涉及在电路 板上通过加入泻放ESD电流的电路或材料来提高产品抗ESD性能的方 法，这些对于前面所述的芯片内部结构抗ESD能力较差的情况，则无法解决芯片封装后在运输过程中出现ESD损坏的问题。也有提议在封
装结构上加入泻流管(CLAMP)结构的方法，由于其采用的结构要求
泻流管的维持电压要搞于产品的工作电压，泻流管的作用也大打折扣。

发明内容
(一) 要解决的技术问题
有鉴于此，本发明是针对上述问题，提供一种提高集成电路芯片
抗静电能力的封装方法，该方法对于一些自身ESD防护能力较差，但 芯片内部各压焊垫(PAD)与VDD/VSS之间放置的二极管(751、 752、 753、 754)正偏导通能力很好的情况非常有效；在ESD电流到来时， 由于电容吸收ESD电流的作用，将电容两端的电压限制在远低于电路 工作电压的水平，由此，除了二极管参与泻放电流外，其它所有MOS 管结构都处于非击穿状态(关闭、MOS管开启/亚开启状态)，达到了 保护芯片电路的目的。
(二) 技术方案
为达到上述目的，本发明提供了一种提高集成电路芯片抗静电能
力的封装方法，该方法包括
在封装管壳上制作一电源线环路22和一地线环路21; 在电源线环路22与地线环路21之间连接一或多个电容10和一电阻
13;
将集成电路芯片71的一个或多个与芯片内部电源线102相连的地 方引线到电源线环路22上；
将集成电路芯片71的一个或多个与芯片内部地线101相连的地方 引线到地线环路21上。
优选地，所述电源线环路22是做在封装管壳表面或内部的环状线 路，在某些情况下将集成电路芯片71内部的电源线VDD 102作为电源线 环路22。
优选地，所述电源线环路22用铝、铜、金或相应的合金制作而成， 厚度为10toi至50(mm，宽度大于100Pm。优选地，所述某些情况是在静电放电防护ESD过程中，集成电路芯 片71的输入/输出电路、内部电路在此情况下所承受的电压能在其损坏 电压以下，包括以下几种情况及组合
a、 所述电容10采用较大电容值；
b、 集成电路芯片71的输入/输出电路、内部电路在最恶劣的情况 下能承受较高的电压；
c、 输入/输出压焊垫PAD与芯片内部电源线102/芯片内部地线101
之间采用较大面积或周长的二极管；
d、 芯片内部电源线102宽度较宽，特别是有多层金属作为芯片内 部电源线102的情况；
e、 集成电路芯片71抗ESD能力要求不高。
优选地，所述较大、较高、较宽、不高，是指以上a至e共5个因素 的综合效果能满足ESD过程中，集成电路芯片71输入/输出电路、内部电
路所承受的电压以能在其损坏电压以下为基准。
优选地，所述地线环路21是做在封装管壳表面或内部的环状线路， 在某些情况下将集成电路芯片71内部的地线VSS 101作为地线环路21。
优选地，所述地线环路21用铝、铜、金或相应的合金制作而成， 厚度为10Pm至500Mm，宽度大于100toi。
优选地，所述某些情况是在静电放电防护ESD过程中，集成电路芯 片71的输入/输出电路、内部电路在此情况下所承受的电压能在其损坏 电压以下，包括以下几种情况及组合
a、 所述电容10采用较大电容值；
b、 集成电路芯片71的输入/输出电路、内部电路在最恶劣的情况 下能承受较高的电压；
c、 输入/输出压焊垫PAD与芯片内部电源线102/芯片内部地线101 之间采用较大面积或周长的二极管；
d、 芯片内部地线IOI宽度较宽，特别是有多层金属作为芯片内部 地线101的情况；
e、 集成电路芯片71抗ESD能力要求不高。
优选地，所述较大、较高、较宽、不高，是指以上a至e共5个因素的综合效果能满足ESD过程中，集成电路芯片71输入/输出电路、内部电
路所承受的电压以能在其损坏电压以下为基准。
优选地，所述电容10是贴片电容，安装在封装管壳表面或内部，
电容值是0.05pF至50jaF。
优选地，所述电阻13是贴片电阻，安装在封装管壳表面或内部， 电阻值是10k欧姆至100M欧姆，在某些情况下将集成电路71内部的金属 氧化物半导体MOS管作为电阻13使用。
优选地，所述某些情况是输入端/双向端处于浮接状态，芯片内部 电源线102处于正电压偏置状态时，能够利用MOS管开启或亚开启漏电 方式将电容10储存的电荷泻放到满足ESD保护需求的情况；
所述集成电路71内部的MOS管包括输入(711、 712)、输出MOS 管(731、 732)和内部电路中的MOS管结构721。
优选地，所述在电源线环路22与地线环路21之间连接一或多个电 容10，是指在大部分情况电源线环路22与地线环路21之间连接一个电 容，但在以下情况下要获得很好的ESD防护能力，需要连接多个均匀分 布的电容
a、 在电源线环路22与地线环路21宽度较窄时，特别是以芯片内 部电源线102/芯片内部地线101作为相应的环路时，采用多个电容，以 提升芯片的抗静电放电防护ESD能力；
b、 在电源需要更好的电压源滤波性能时采用多个电容，以提升芯 片性能；
c、 在集成电路芯片71内部各MOS管能承受的ESD电压比较低，特 别是用在深亚微米尺度芯片上的ESD防护时，采用多个电容，以提升芯 片的抗ESD能力。
优选地，所述将集成电路芯片71的一个或多个与芯片内部电源线 102相连的地方引线到电源线环路22上，是将集成电路芯片71的电源 PAD通过连线44连接到封装结构的电源PAD46上，但在芯片内部电源线 102上的寄生电阻会严重影响芯片抗ESD能力的情况下，将芯片内部的 辅助电源PAD通过引线(32、 34、 36、 38)连接到电源线环路22上。
优选地，所述将集成电路芯片71的一个或多个与芯片内部地线101相连的地方引线到地线环路21上，是将集成电路芯片71的地线PAD通过
连线41连接到封装结构的接地PAD43上，但在芯片内部地线101上的寄 生电阻会严重影响芯片抗ESD能力的情况下，将芯片内部的辅助地线 PAD通过引线(31、 33、 35、 37)连接到地线环路21上。
优选地，该方法使用混合电源时，所述电容10或电阻13进一步采 用以下连接方式共电源线环路连接方法、共地线环路连接方法、全面 连接方法和简化连接方法。
优选地，所述混合电源是在同一集成电路芯片71中使用具有不同
电压值的电压源，或使用有隔离要求的具有相同电压值的电压源。
优选地，所述电容10采用共地线环路连接方法包括将所有独立 的电源线(22、 24) /地线(21、 23)与某一公共地线分别连接一个或 多个电容，并在各组电容旁并联放置一电阻，该公共地线为各独立地线 (21、 23)中的任意一根。
优选地，所述电容10采用共电源线环路连接方法包括将所有独 立的电源线(22、 24) /地线(21、 23)与某一公共电源线分别连接一 个或多个电容，并在各组电容旁并联放置一电阻，该公共电源线为各独 立电源线(22、 24)中的任意一根。
优选地，所述电容10采用全面连接方法包括将任意一独立电源 线(22、 24)与集成电路中的任意一独立地线(21、 23)分别连接一个 或多个电容，并在各组电容旁并联放置一电阻。
优选地，所述电容10采用简化连接方法包括将集成电路中的一 个或多个独立电源与独立地之间各连接一个或多个电容，并在各组电容 旁并联放置一电阻。
(三)有益效果
从上述技术方案可以看出，本发明具有以下有益效果
1、 利用本发明，可以在ESD过程中大幅度降低VDD与VSS之 间的电压降，减小CLAMP泻流管结构在ESD过程中电压降过大对集 成电路芯片71抗ESD性能的影响；
2、 利用本发明，可以减小集成电路芯片内部电源线102/芯片内部地线101寄生电阻问题对集成电路芯片71抗ESD性能的影响；
3、 利用本发明，可以大幅度减小集成电路在ESD过程中芯片内
部电源线102/芯片内部地线101之间的电压降；
4、 利用本发明，在混合电源时采用多电容模式，可以减小独立电 源线与独立电源线、独立地线与独立地线之间的POWER PLAN (—种 放在独立电源线与独立电源线之间、独立地线与地线之间的结构，在 电路承受ESD电压时，能在它们之间形成导电通道)结构上的电压降 对集成电路抗ESD性能的影响；
5、 利用本发明，能及时将VDD环线102上积累的正电荷或VSS 环线101上积累的负电荷(包括电容10积累的电荷)释放掉，可以防 止电容10承受多次ESD电压后储存的电荷过多，电压过高导致芯片 失效的问题。
6、 利用本发明，总体来看，可以使一些自身抗ESD能力较差的 芯片，在封装后ESD防护性能获得大幅度的提升。
7、 利用本发明，还可以改善电源滤波性能。


图1为本发明提供的单电源、单电容、单电阻封装方式的结构示 意图2为图1结构封装后的位置示意图3为图1结构输入端对输出端施加正的ESD电压时电流路径示 意图4为电容吸收ESD电压波的模拟电路示意图； 图5为图4模拟的结果；
图6为图1结构电容存储ESD电荷后，通过所加电阻泻放电荷过 程的模拟结果；
图7为一 1.2pm工艺微处理器电路在输入端/双向端浮接时，不同 电源电压下的漏电情况；
图8为0.1pm SOI工艺NMOS (N型金属氧化物半导体)管击穿后 的IV特性曲线；图9为栅氧击穿电压随着栅厚度减小的变化情况； 图10为本发明涉及的一种混合电源下的共地线环路连接结构；
图ll为本发明涉及的一种混合电源下的全面连接结构； 图12为图10结构的一种输入端对输出端施加正ESD电压时的电流
流经路径；
图13为图11结构的一种输入端对输出端施加正的ESD电压时的电 流流经路径；
图14为为本发明涉及的一种混合电源下的简化结构，以及输入端 对输出端施加正ESD电压时的电流流经路径；
图15为图3结构考虑环线102、 101有寄生电阻，电源线102、 地线101当作电源环路22、地线环路21使用时的ESD (ESD电压是 输入端61对输出端施加正的ESD电压)电流路径情况；
图16图3结构考虑环线102、 101有寄生电阻，采用电源线环路 22及地线环路21，并且集成电路内部电源线102/地线101多处与电源 环路22/地线环路21连接时的ESD(ESD电压是输入端61对输出端施 加正的ESD电压)电流路径情况。
具体实施例方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具 体实施例，并参照附图，对本发明进一步详细说明。
本发明提供的这种提高集成电路芯片抗静电能力的封装方法，采 用在VDD与VSS之间加入电容的方法，将ESD电压降到一个很低的 水平加在集成电路上，并用电容两端并联的电阻将储存在该电容上的 电荷有效地泻放掉，可以确保芯片内部电路在承受间隔时间为1秒的 多次ESD电压时不受到伤害，有效保证了芯片在封装后有良好的ESD 防护性能。
图1是本发明的一种单电源的示例性带ESD电容保护的封装结 构。该封装结构包括集成电路71、 ESD保护电容IO、泻放ESD存储 电荷用电阻13、电源线环路22、地线环路21、电源连接线32、 34、 36、 38、 44和地线连接线31、 33、 35、 37、 41。电容10与电阻13 —端与电源线环路22连接，另一端与地线环路21连接；电源线环路22
通过电源连接线32、 34、 36、 38、 44与集成电路71内部的电源线102 连接在一起，地线环路21通过地线连接线31、 33、 35、 37、 41与集 成电路71内部的电源线101连接在一起。
其中，ESD保护电容IO是贴片电容，电容值在0.05pF至50pF; 泻放ESD存储电荷用电阻13是贴片电阻，电阻值10k欧姆至1G欧姆； 在输入端处于浮接状态、电源线处于正电压偏置状态时，在可以利用 集成电路74内部的MOS管开启或亚开启漏电来泻放电容10储存电荷 到满足ESD保护需求的情况下，可以利用集成电路71自身作为泻放 ESD存储电荷用电阻13。电源线环路22和地线环路21甩铝、铜、金 或相应的合金制作在封装管壳100的表面或内部，其厚度为10Pm至 50(mm，宽度大于100Pm。
在不采用环路结构时，如果集成电路71承受ESD电压应力不被 损坏，则集成电路内部的电源环线102和地线环线101可以作为电源 线环路22和地线环路21使用。集成电路电源环线与电源线环路22之 间的连接线32、 34、 36、 38、 44和集成电路地线环线与地线环路21 之间的连接线31、 33、 35、 37、 41是集成电路71的功率供应通道， 也是使ESD电流进入环路21、 22的低阻抗通道，用于减小因集成电 路71内部的电源环线102和地线环线101阻抗较大带来的ESD电流 通道上的阻抗过大问题。
集成电路在使用了不同电压值的电压源或有隔离要求的相同电压 值的电压源，即需要混合电源供电时，ESD防护结构的电容连接方法 有共电源线环路(22、 24)和共地线环路(21、 23)的共环路连接方 法以及全面连接方法。其中共地线环路方法中，所有独立的电源线(22、 24) /地线(21、 23)都与某一公共地线连接一组(一个或多个)电容 的方法。这个公共地线可以在各独立地线(21、 23)中任意选一根。 共电源线环路方法中，所有独立的电源线(22、 24) /地线(21、 23) 都与某一公共电源线连接一组(一个或多个)电容的方法。这个公共 电源线可以在各独立电源线(22、 24)中任意选一根。全面连接方法 中，任意一独立电源线(22、 24)都要与任意一独立地线(21、 23)连接一组(一个或多个)电容。
在这些电容的连接方法中，相应电阻的共电源线环路或共地线环 路的共环路连接方法和全面连接方法，则是在各组相应的电容旁边， 并联放置一个电阻结构；并且在集成电路71自身能满足泻放电容的存
储电荷需求时，可以使用集成电路71内部MOS管当着所述电阻使用。 此外，在集成电路71自身抗ESD能力很强时，混合电源的ESD 保护架构也可以采用简化的连接方法，即只需要在集成电路的一个或 多个独立电源与独立地之间各连接一组电容(一个或多个)和一个电 阻。
在前面论述的混合电源的保护架构中，所论述的各独立电源、地 采用的电源线环路、地线环路、引线方法、电容、电阻等结构在尺寸、 大小、与内部电路的替换方法等，都与前述单电源情况一致。 以下将通过具体实验数据对本发明进行更详细的描述 本发明采用一种封装时在电源线与地线之间插入电容的方式吸收
ESD电压波。根据电容存储的电荷数量表达式
Q-UXC，其中，
Q为电容储存的电荷数量，单位库仑； U为电容两端的电压，单位伏特； C为电容，单位法拉。
当在电源线与地线之间加入的电容容量足够大时
由电容吸收ESD电压波的模拟结构4可知，ESD电压发生装 置的Cl存储电荷能力为-Q1=U1XC1
电源线VDD与地线VSS之间连接，用于吸收ESD电压波的电容 C2 (实际应用中即为电容10)存储电荷能力为 Q2=U2 X C2
由于C2 (pF级)比C1 (百pF级)大几个数量级，极限情况下可 以认为ESD电压释放前C1存储的电荷Q1与ESD电压释放后电容C2 吸收的电荷相等，艮口 Q1=Q2
15由HBM模型(人体放电模型)可以知道，在8000VHBMESD下， U1=8000V ， Cl=100pF Q1=8000X 100X le-12-8e-7库仑
当电源线与地线之间连接的电容为时，C2为0.47PF，则有
Q2=Q 1 =8e-7=U2 X 0.47 X 1 e-6
U2=1.7V。
模拟结果如图5所示。
此外，当VDD与VSS之间连接的电容C2为时，由公式 Q1=Q2可以计算得U2-0.17V。
为了泻放电容C2存储的电荷，以防止电容C2存储的电荷过多， 电容C2两端电压积累过高，需要在电容两端并联一电阻R2。所并联 电阻要考虑两个因素， 一方面能在足够短的时间内将电容存储的电荷 泻放到一个较低的水平，另一方面带来的静态漏电要在一个可接受的 范围内。
图6是电容C2承受8000VESD电压后，并联电阻为1M欧姆时， 电容电压随时间的变化情况。在实际电路承受ESD电压后，由于输入 端61 (图3)处于浮接状态，内部电路很大一部分处于亚开启状态， 在电源VDD (102)与VSS (101)之间有较小的漏电电阻， 一种微处 理器电路实测结果如图7所示。
从图7中可以看出，输入端61在浮接状态下，当电源线102上的 电压大于I.IV后，电源线102与地线101之间的电阻小于1M欧姆。 即大部分电荷可以从集成电路71内部处于亚开启状态的电路泻放掉， 直到电源线102与地线101之间的电压(U2)小于I.IV。由此可以看 出，电阻R2与集成电路71 —起时泻放ESD电流的能力比图6所示结 果要好。
在模拟结果的基础上，再来考虑实际情况，由于铝的电阻率是 2.6548xl0—8 Q .m,铜的电阻率是1.678x10—8 Q .m，相当于厚的铝线， 120Mm宽，4.5mm长时电阻为1欧姆，或l^n厚的铜线，120Wn宽， 7.15mm长时电阻为1欧姆。假设采用4层铜布线用于VDD 102和VSS 101连线，厚度分别是0.5toi/0.5Mm/0.5Mm/l^m。即总厚度为2.5toi， 1欧姆电阻时长度为17.8mm。 一颗8 mmx8mm的芯片一个VDD/VSS 环圈环线电阻分别约为2欧姆。
采用单电容，并且电源线102、地线101当着电源环路22、地线 环路21使用时，如图15所示，从图中可以看出，电流从输入PAD61 出来后，分别从电源线的两边流向电容10，经过电容后又从地线两边 流入输出PAD 63，所以环线电阻可以看着两个电源线半环并联后串联 两个地线半环的并联电阻。总电阻约为l欧姆。8000V ESD电压时， 电流约为5.3安培。在环线上的压降为5.3V。
从图8和图9看显然电压降过大。本发明采用电源线环路和地线 环路，并在多处将电源线102与电源线环路22以及地线101与地线环 路21连接在一起解决此问题，如图16所示，考虑PAD连接线31、33、 35、 37、 41及32、 34、 36、 38、 44等直径为50Mm,长度为3mm,电 阻率为2.5x10—8Q.m，电源线环路22、及21厚度为100Pm，宽度为 200um，周长为40mm，电阻率为1.678x10—8 Q .m;则连接线的寄生电 阻可以近似看作电源连接线34、 36并联后通过环路21、 22与并联的 地线连接线33、 35串联，电阻值是0.038欧姆，两个并联的半个电源 线环路与两个并联的半个地线环路串联后的寄生电阻0.017欧姆，而电 源线102与地线101则可以看作是两个电源线1/8环并联后串联两个地 线l/8环的并联电阻，环线电阻为0.25欧姆。
由此，在8000VESD电压时，连接线上的电压降为0.2V，环路上 的压降为0.09V，环线上的压降为1.33V，总压降为1.62V。效果大幅 提升。
从前面的模拟结果看，电容两端的电压可以达到0.17V至1.7V ， 数值随着电容的大小不等。而釆用CLAMP (泻流管)结构，假设采用 NMOS CLAMP结构，如图8所示，在5V时，达到5.3A需要 1766tai/0.1l^m管子，在4.5V时达到5.3A需要3500Pm/0.lPm管子， 在4V时达到5.3A需要6050!^m/0.lWn管子。采用二极管CLAMP结构， 极限电压为l.l倍VDD电压(否则会有漏电问题)，约为2V，总体来 看，比电容结构电压(0.17V至1.7V)要高很多。
多电源情况下，通常在电源102与电源104之间及地线101与地线103之间采用POWER PLAN结构(二极管755、 756及757、 758， 见图14)。此二极管结构面积相对于NMOS泻流管结构来说面积相对 要小一些，但通常在泻放大的ESD电流时，二极管两端电压也会达到 2V以上，在深亚微米器件中，对电路的泻放能力也会有较大的影响。 而用图10，特别是图11结构，则可以避免在POWER PLAN 二极管上 产生压降的问题。
图IO是一种混合电源的共地线环路结构，VDD2 104、 VDD1 102、 VSS2 103都与VSS1 101有一个电容相连接。以VDD1与VSS1之间 的输入端61对VDD2、 VSS2之间的输出端63施加正的ESD电压为 例，如图12所示，ESD电流从二极管752流入到集成电路的电源线 102，并通过连接线44进入电源线环路22，之后通过VDD1环路22 与VSS2环路23之间串联的电容I10、 H10进入VSS2线，并通过连接 线241回到集成电路71内部，进入VSS2线103，并通过二极管753 进入输出PAD63，即ESD测试系统的地端。在这里，电容I10充当了 传统的NMOS泻流管结构，H10则充当了 POWERPLAN 二极管结构， 电容110、 H10分别将泻流管与POWERPLAN 二极管的电压降降到了 一个非常低的水平，大幅度减小了ESD电流路径上的电压降，提高了 产品的抗ESD能力。
图ll是一种混合电源的全面连接结构，与共环路连接法不同，此 结构是所有的独立电源102、 104都要与独立地线101、 103有电容相 连接，实现了用一个电容结构就可以承担泻流管结构和POWERPLAN 二极管结构作用的目的。以VDD1与VSS1之间的输入端61对VDD2、 VSS2之间的输出端63施加正的ESD电压为例，如图13所示，ESD 电流从二极管752流入到集成电路的电源线102，并通过连接线44进 入电源线环路22，之后通过VDD1环路22与VSS2环路23之间的电 容D10进入VSS2线，通过连接线241回到集成电路71内部，进入 VSS2线103，并通过二极管753进入输出PAD 63，即ESD测试系统 的地端。在这里，电容D10充当了传统的NMOS泻流管结构、POWER PLAN二极管结构两个结构的作用，将电压降降到了一个更低的水平， 进一步提高了产品的抗ESD能力。在一些关键尺寸较大(如1.2tal工艺)的SOI电路中，MOS管
在骤回击穿(snapback)后能够承受较大的电压(如NMOS管能够承 受9V， PMOS管能够承受15V)，在适当处理集成电路71内部的ESD 防护电路后，POWER PLAN 二极管就可以满足集成电路71的抗ESD 需求，由此设计出的混合电源简化结构如图14所示，ESD电流从二极 管752流入到集成电路的电源线102，并通过连接线44进入电源线环 路22，之后通过VDD1环路22与VSS1环路21之间的电容10进入 VSS1线，并通过连接线41回到集成电路71内部，进入VSS1线101， 通过POWER PLAN 二极管757进入VSS2线103，再通过二极管753 进入输出PAD 63，即ESD测试系统的地端。
在这里，电容D10充当了传统的NMOS泻流管结构，大幅度减小 了传统ESD防护结构电流路径上最大的电压降，虽然POWER PLAN 二极管电压降仍然比较高，但由于集成电路71自身抗ESD能力就比 较强，故可以满足电路的ESD防护需求，达到了用最简单的封装结构 满足ESD防护需求的目的。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果 进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体 实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内， 所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围 之内。
权利要求
1、一种提高集成电路芯片抗静电能力的封装方法，其特征在于，该方法包括在封装管壳上制作一电源线环路(22)和一地线环路(21)；在电源线环路(22)与地线环路(21)之间连接一或多个电容(10)和一电阻(13)；将集成电路芯片(71)的一个或多个与芯片内部电源线(102)相连的地方引线到电源线环路(22)上；将集成电路芯片(71)的一个或多个与芯片内部地线(101)相连的地方引线到地线环路(21)上。
2、根据权利要求l所述的提高集成电路芯片抗静电能力的封装方 法，其特征在于，所述电源线环路(22)是做在封装管壳表面或内部的 环状线路，在某些情况下将集成电路芯片(71)内部的电源线VDD(102) 作为电源线环路(22)。一 Ltn l.i-f -T" Txnrl、. * ,r* 、'、.厶L丄口 ■"丄n" , I _L_i_ 厶k. 丄..上L _U r 、k
3 、很做伙不1」安水2尸/T处tfj促尚果讽屯ffr心斤饥靜电目S力tfJ主T发力 法，其特征在于，所述电源线环路(22)用铝、铜、金或相应的合金制 作而成，厚度为10tai至50(mm，宽度大于100Mm。
4、根据权利要求2所述的提高集成电路芯片抗静电能力的封装方 法，其特征在于，所述某些情况是在静电放电防护ESD过程中，集成电 路芯片(71)的输入/输出电路、内部电路在此情况下所承受的电压能 在其损坏电压以下，包括以下几种情况及组合a、 所述电容(10)采用较大电容值；b、 集成电路芯片(71)的输入/输出电路、内部电路在最恶劣的情 况下能承受较高的电压；c、 输入/输出压焊垫PAD与芯片内部电源线(102)/芯片内部地线 (101)之间采用较大面积或周长的二极管；d、 芯片内部电源线(102)宽度较宽，特别是有多层金属作为芯 片内部电源线(102)的情况；e、 集成电路芯片(71)抗ESD能力要求不高。
5、 根据权利要求4所述的提高集成电路芯片抗静电能力的封装方 法，其特征在于，所述较大、较高、较宽、不高，是指以上a至e共5个 因素的综合效果能满足ESD过程中，集成电路芯片(71 )输入/输出电路、 内部电路所承受的电压以能在其损坏电压以下为基准。
6、 根据权利要求l所述的提高集成电路芯片抗静电能力的封装方 法，其特征在于，所述地线环路(21)是做在封装管壳表面或内部的环 状线路，在某些情况下将集成电路芯片(71)内部的地线VSS (101) 作为地线环路(21)。
7、 根据权利要求6所述的提高集成电路芯片抗静电能力的封装方 法，其特征在于，所述地线环路(21)用铝、铜、金或相应的合金制作 而成，厚度为10Hm至500Mm，宽度大于100Pm。
8、 根据权利要求6所述的提高集成电路芯片抗静电能力的封装方 法，其特征在于，所述某些情况是在静电放电防护ESD过程中，集成电 路芯片(71)的输入/输出电路、内部电路在此情况下所承受的电压能 在其损坏电压以下，包括以下几种情况及组合a、 所述电容(10)采用较大电容值；b、 集成电路芯片(71)的输入/输出电路、内部电路在最恶劣的情 况下能承受较高的电压；c、 输入/输出压焊垫PAD与芯片内部电源线(102) /芯片内部地线 (101)之间采用较大面积或周长的二极管；d、 芯片内部地线(101)宽度较宽，特别是有多层金属作为芯片 内部地线(101)的情况；e、 集成电路芯片(71)抗ESD能力要求不高。
9、 根据权利要求8所述的提高集成电路芯片抗静电能力的封装方 法，其特征在于，所述较大、较高、较宽、不高，是指以上a至e共5个 因素的综合效果能满足ESD过程中，集成电路芯片(71 )输入/输出电路、 内部电路所承受的电压以能在其损坏电压以下为基准。
10、 根据权利要求l所述的提高集成电路芯片抗静电能力的封装方 法，其特征在于，所述电容(10)是贴片电容，安装在封装管壳表面或 内部，电容值是0.05pF至50iiF。
11、 根据权利要求l所述的提高集成电路芯片抗静电能力的封装方 法，其特征在于，所述电阻(13)是贴片电阻，安装在封装管壳表面或内部，电阻值是10k欧姆至100M欧姆，在某些情况下将集成电路(71) 内部的金属氧化物半导体MOS管作为电阻(13)使用。
12、 根据权利要求11所述的提高集成电路芯片抗静电能力的封装方 法，其特征在于，所述某些情况是输入端/双向端处于浮接状态，芯片内部电源线 (102)处于正电压偏置状态时，能够利用MOS管开启或亚开启漏电方 式将电容(10)储存的电荷泻放到满足ESD保护需求的情况；所述集成电路(71)内部的MOS管包括输入(711、 712)、输出 MOS管(731、 732)和内部电路中的MOS管结构(721)。
13、根据权利要求l所述的提高集成电路芯片抗静电能力的封装方 法，其特征在于，所述在电源线环路(22)与地线环路(21)之间连接 一或多个电容(10)，是指在大部分情况电源线环路(22)与地线环路 (21)之间连接一个电容，但在以下情况下要获得很好的ESD防护能力，商安迎伎多T^)JOT, tf」屯存a、 在电源线环路(22)与地线环路(21)宽度较窄时，特别是以 芯片内部电源线(102) /芯片内部地线(101)作为相应的环路时，采 用多个电容，以提升芯片的抗静电放电防护ESD能力；b、 在电源需要更好的电压源滤波性能时采用多个电容，以提升芯 片性能；c、 在集成电路芯片(71)内部各MOS管能承受的ESD电压比较低， 特别是用在深亚微米尺度芯片上的ESD防护时，采用多个电容，以提升 芯片的抗ESD能力。
14、根据权利要求l所述的提高集成电路芯片抗静电能力的封装方 法，其特征在于，所述将集成电路芯片(71)的一个或多个与芯片内部 电源线(102)相连的地方引线到电源线环路(22)上，是将集成电路 芯片(71)的电源PAD通过连线(44)连接到封装结构的电源PAD (46) 上，但在芯片内部电源线(102)上的寄生电阻会严重影响芯片抗ESD 能力的情况下，将芯片内部的辅助电源PAD通过引线(32、 34、 36、 38)连接到电源线环路(22)上。
15、 根据权利要求l所述的提高集成电路芯片抗静电能力的封装方 法，其特征在于，所述将集成电路芯片(71)的一个或多个与芯片内部 地线(101)相连的地方引线到地线环路(21)上，是将集成电路芯片(71)的地线PAD通过连线(41)连接到封装结构的接地PAD (43)上， 但在芯片内部地线(101)上的寄生电阻会严重影响芯片抗ESD能力的 情况下，将芯片内部的辅助地线PAD通过引线(31、 33、 35、 37)连接 到地线环路(21)上。
16、 根据权利要求l所述的提高集成电路芯片抗静电能力的封装方 法，其特征在于，该方法使用混合电源时，所述电容(10)或电阻(13) 进一步采用以下连接方式:共电源线环路连接方法、共地线环路连接方法、全面连接方法和 简化连接方法。
17、 根据权利要求16所述的提高集成电路芯片抗静电能力的封装 方法，其特征在于，所述混合电源是在同一集成电路芯片(71)中使用 丹fl个问屯;卫i且tf、j屯;卫鄉，响闳安水u、j兵fl々日问电rti诅trj屯庄 源。
18、 根据权利要求16所述的提高集成电路芯片抗静电能力的封装 方法，其特征在于，所述电容(10)采用共地线环路连接方法包括将所有独立的电源线(22、 24) /地线(21、 23)与某一公共地线 分别连接一个或多个电容，并在各组电容旁并联放置一电阻，该公共地 线为各独立地线(21、 23)中的任意一根。
19、 根据权利要求16所述的提高集成电路芯片抗静电能力的封装 方法，其特征在于，所述电容(10)采用共电源线环路连接方法包括将所有独立的电源线(22、 24) /地线(21、 23)与某一公共电源 线分别连接一个或多个电容，并在各组电容旁并联放置一电阻，该公共 电源线为各独立电源线(22、 24)中的任意一根。
20、 根据权利要求16所述的提高集成电路芯片抗静电能力的封装 方法，其特征在于，所述电容(10)釆用全面连接方法包括将任意一独立电源线(22、 24)与集成电路中的任意一独立地线(21、 23)分别连接一个或多个电容，并在各组电容旁并联放置一电阻。
21、根据权利要求16所述的提高集成电路芯片抗静电能力的封装方法，其特征在于，所述电容(10)采用简化连接方法包括将集成电路中的一个或多个独立电源与独立地之间各连接一个或 多个电容，并在各组电容旁并联放置一电阻。
全文摘要
本发明公开了一种提高集成电路芯片抗静电能力的封装方法，该方法包括在封装管壳上制作一电源线环路和一地线环路；在电源线环路与地线环路之间连接一或多个电容和一电阻；将集成电路芯片的一个或多个与芯片内部电源线相连的地方引线到电源线环路上；将集成电路芯片的一个或多个与芯片内部地线相连的地方引线到地线环路上。利用本发明，使一些集成电路内部自身静电放电ESD防护能力较差的芯片，在封装后可以达到良好的ESD防护能力。
文档编号H01L23/60GK101562140SQ20081010422
公开日2009年10月21日 申请日期2008年4月16日 优先权日2008年4月16日
发明者曾传滨, 晶 李, 李多力, 海潮和, 韩郑生 申请人:中国科学院微电子研究所