专利名称：钨插塞的制造方法
技术领域：
本发明涉及半导体制造技术领域，特别涉及一种鴒插塞的制造方法。
技术背景由于金属钨具有良好的导电特性，且通过气相沉积形成膜层时也具有良好的阶梯覆盖性，因而常被用来做接触插塞(Contact plug)或连接 插塞材料。在公开号为CN 1536642A的中国专利申请文件中，公开了 一种制造钨 插塞的方法。图1至图4为所述的中国专利申请文件公开的制造钨插塞的 方法各步骤相应结构的剖面示意图。请参考图l，在硅基底12上具有双镶嵌结构14，双镶嵌结构14形成于 一介电层16中。请参考图2，在所述双镶嵌结构14以及介电层16上形成介电层18,在 所述介电层18内形成介质孔22,所述介质孔22形成于所述双镶嵌结构14 顶部上方。接着，于所述介质孔22的底部以及侧壁表面、介电层18表面 形成一氮化坦层24，厚度约为100至1000埃之间。然后，在与氮化坦层24 表面形成一厚度约为50至600埃的氮化钬层26。请参考图3,以化学气相沉积法均勻沉积一厚度约为2500至4000埃的 钨金属层28,并将介质孔22填满。请参考图4，执行化学机械研磨工艺，将鴒金属层28顶部表面研磨至 略与介电层18表面切齐，完成鵠插塞30的制作。所述的方法中，沉积钨金属层28的方法一般采用传统的鵠脉冲成核 层(W pulsed nucleation layer)的沉积方法力o,通过该沉积方法形成的4乌 金属层28的方块电阻较大， 一般在30欧姆/sheet以上，使得形成的鵠插塞 的电阻较大。随着半导体制造工艺的不断进步，半导体器件的尺寸向着65nm甚 至更小的技术节点发展，需要电阻率更小钨金属层的沉积工艺，基于此， 业界提出了低电阻率鸽(Low Resistivity W,即LRW)沉积工艺，并将该沉积工艺应用于鴒插塞的制造工艺中，以形成低电阻的鴒插塞。其中，所属的低电阻率钨沉积工艺包括通过脉冲成核层的沉积方法先形成成 核层(nucleation layer )，接着，对通过B2H6和WF6的混合气体在350 。C至410 。C的高温下对所述成核层执行表面处理，以使所属成核层的鴒 晶粒变大；接着，继续在所述成核层上形成鴒锭层(W Bulk layer )，其 中，所述表面处理可使所述成核层的鴒晶粒变大，并使随后的鴒锭层的 晶核相应变大，从而使包括成核层和鴒锭层的鴒金属层的电阻率降低， 形成低电阻率钨金属层。但通过所述LRW沉积工艺沉积鴒金属层并形成鴒插塞的工艺常常会 导致鴒插塞被腐蚀而产生腐蚀缺陷，如图5所示的剖面示意图，鴒插塞30 顶部边缘产生腐蚀缺陷32。该腐蚀缺陷32会影响形成的半导体器件的电 学性能。发明内容本发明提供一种钨插塞的制造方法，该方法能够改善上述的腐蚀缺陷。本发明提供的一种钨插塞的制造方法，包括 提供具有介质层的半导体基底，在所述介质层中具有介质孔； 在所述介质孔中和介质层上沉积厚度小于2500埃的鴒金属层，且所述鴒金属层至少填满所述介质孔；平坦化所述鴒金属层，去除所述介质层上以及所述介质孔开口上方的钨金属层。可选的，所述沉积鴒金属层的步骤中沉积的鴒金属层的厚度为1500 埃至2000埃。可选的，沉积所述鵠金属层的方法为低电阻率鴒沉积法或脉冲成核 层沉积法。可选的，沉积所述鴒金属层的方法为低电阻率沉积法，包括如下步骤形成成核层；气体对所述成核层进行表面处理，使所述成核层的鴒晶粒变大；在经过所述表面处理后的成核层上形成鴒锭层。可选的，在所述的表面处理之后，形成鴒锭层之前，清除所述表面 处理后的残余的含硼的气体，其中，所述清除的时间为3s至30s。可选的，所述含硼的气体为B2H6，所述含鴒的气体为WF6。可选的，所述表面处理的时间为3s至8s,处理时的温度为350°C 至410。C。可选的，在沉积钨金属层之前，先在所述介质孔的侧壁以及底部、 介质层上形成金属阻挡层，并在平坦化所述鴒金属层之后，去除所述介 质层上的金属阻挡层。可选的，所述平坦化的方法为化学机械研磨法。 可选的，所述化学机械研磨的研磨液为W2000。 可选的，平坦化所述鴒金属层的方法为化学机械研磨和刻蚀相结合 的方法。步骤如下执行化学机械研磨使所述鴒金属层具有平坦的表面； 刻蚀去除所述介质层上方以及所述介质孔开口上方的鴒金属层。 可选的，所述平坦化的方法为反刻和化学机械研磨相结合的方法。 与现有技术相比，上述技术方案的其中一个具有以下优点通过选取沉积的鴒金属层的厚度小于2500埃，以减少化学机械研 磨的时间，进而减少研磨液沿鴒金属层进入鴒插塞的量，改善研磨液对 钨插塞的腐蚀而产生的腐蚀缺陷；且可以提高效率。
图1至图4为现有的一种制造鴒插塞的方法各步骤相应结构的剖面 示意图；图5为现有的制造鴒插塞的方法形成的具有腐蚀缺陷的鴒插塞的剖 面的电子扫描显凝b镜照片；图6为本发明的钨插塞的制造方法的实施例的流程图；图7至图10为本发明的鴒插塞的制造方法的实施例的各步骤相应 的结构的剖面示意图。
具体实施方式
下面结合附图对本发明的具体实施方式
做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是 本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员 可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公 开的具体实施的限制。其次，本发明利用示意图进行详细描述，在详述本发明实施例时， 为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且 所述示意图只是实例，其在此不应限制本发明保护的范围。此外，在实 际制作中应包含长度、宽度及深度的三维空间尺寸。在采用低电阻率鴒沉积工艺沉积金属鴒，并应用于接触插塞和连接 插塞的制造工艺时，会在在钨接触或连接插塞的上部形成腐蚀缺陷，影 响该鴒接触或连接插塞与上下层金属互连线之间的连接，进而影响形成 的半导体器件的电学性能。可能的原因是由于形成的钨金属层的晶粒间隙较大，使得在执行化学机械研磨时，研磨液沿所述的晶粒间隙进入到 鴒连接插塞或接触插塞，从而造成连接插塞或接触插塞被腐蚀；以及在 采用含硼的气体和含鴒的气体表面处理之后，残存的含硼的气体(例如 B2H6)鴒锭层沉积的影响。基于此，本发明提供一种鵠插塞的制造方法，通过减小沉积的钨金 属层的厚度，以减少化学机械研磨的时间，进而减少研磨液沿钨金属层 进入鴒插塞的量，改善研磨液对鴒插塞的腐蚀而产生的腐蚀缺陷。具体 的，其主要步骤如下首先，在用于制造鴒插塞的、位于介质层的介质 孔中以及该介质层上沉积鴒金属层，其中，该步骤中沉积的钨金属层的 厚度小于2500埃，但需要填满所述的介质孔；接着，执行化学机械研 磨工艺，进行平坦化，去除所述介质层上以及所述介质孔开口上方的钨金属层。由于在沉积鴒金属层的步骤中，沉积的鴒金属层的厚度较薄(小于2500埃)，因而在执行化学机械研磨时，可减少研磨时间，从而避免 研磨液沿鴒金属层的晶粒间隙进入鴒插塞或避免过多的流入所述鴒插 塞，进而可减少或消除鴒插塞被腐蚀而产生腐蚀缺陷。此外，由于研磨 的时间缩短，还可以提高产量。图6为本发明的鴒插塞的制造方法的实施例的流程图。请参考图6，步骤SIOO，提供具有介质层的半导体基底，在所述介 质层中具有介质孔。步骤S110,在所述介质孔中和介质层上沉积厚度小于2500埃的鴒 金属层，且所述鴒金属层至少填满所述介质孔。步骤S120,平坦化所述鹌金属层，去除所述介质层上以及所述介 质孔开口上方的钨金属层。下面结合附图对本发明的鴒插塞的制造方法进行详细描述。在下面 的实施中，以鴒接触插塞为例进行说明，但应当说明的是，下面的描述 不应当构成对本发明的保护范围的限制。图7至图10本发明的鴒插塞的制造方法的实施例的各步骤相应结 构的剖面示意图。图7为具有介质层的半导体基底的剖面示意图。请参考图7，半导 体基底100具有介质层102，在所述介质层102中具有介质孔103。所述介质层102和半导体基底100之间可以有半导体器件，例如， 具有栅极、源极和漏极的金属氧化物半导体晶体管，该半导体器件也可 以是其它器件或具有其它结构。所述半导体基底IOO可以是单晶硅、多晶硅或非晶硅材质或其它半 导体材质，也可以具有绝缘层上硅或硅上外延层结构。所述介质层102为氧化硅、氮化硅、氮氧化硅、碳氧硅化合物、磷 硅玻璃、硼硅玻璃、硼磷硅玻璃等介质材料中的一种。其形成方法可以 是本领域技术人员所习知的化学气相沉积或原子层沉积等，也可以采用 其它方式形成，这里不再赘述。8所述介质孔103在本实施例中为接触孔，该介质孔103贯穿所述介 质层102,其底部露出所述介质层102下面的半导体器件或半导体结构， 例如，所述介质孔103的底部露出金属氧化物半导体器件的栅极、源极 或漏极，以便后续步骤中在所述介质孔103中填充金属材料后，能够与 金属氧化物半导体器件电连通。其中，形成所述介质孔103的步骤可以如下在所述介质层102上 旋涂光刻胶层(图未示)，图形化所述光刻胶层形成开口图案；刻蚀所 述开口图案底部的介质层102，将所述开口图案转移到介质层102中， 形成开口 103;去除所述光刻胶层。所述刻蚀可以是干法刻蚀或湿法刻 蚀，这里不再赘述；当然也可以采用其它方式形成所述的介质孔103。图8为在图7所示的剖面示意图上形成金属阻挡层和鴒金属层后的 剖面示意图。请参考图8，在形成钨金属层106之前，可先在所述介质 层102上、介质孔103的侧壁和底部形成金属阻挡层104。其中形成所 述金属阻挡层104的方法可以是物理气相沉积，也可以采用本领域技术 人员所习知的其它工艺形成。所述金属阻挡层104用于阻止后续在开口 103中沉积的钨金属层 106向所述介质层102中扩散，并提高金属鴒与介质层102之间的粘附 性。所述金属阻挡层104的材质可以包括钽、氮化钽、钛、氮化钛中的 一种或组合。然后，在所述金属阻挡层104上形成钨金属层106。其中，所述钨 金属层106至少填满所述开口 103。但是所述介质层102上的钨金属层 的厚度1小于2500埃。在其中一个具体的实施例中，所述钨金属层的 厚度T！为1500埃至2000埃，具体的，为1500埃或2000埃。其中，沉积所述鴒金属层106的方法为低电阻率鴒沉积法或脉冲成 核层;兄积法。在其中的一个具体的实施例中，沉积所述钨金属层106的方法为低 电阻率鴒沉积法，包括如下步骤先通过脉冲成核层的沉积方法先形成成核层，沉积的温度约为300°c。接着，通过含硼的气体以及含鴒的气体的混合气体对所述成核层进行表面处理，使所属成核层的钨晶粒变大；具体的，所述含硼的气体为 B2H6，所述含鴒的气体为WF6。所述表面处理的时间为3至8s,处理时 的温度为350。C至41(TC。然后，在所述成核层上形成鴒锭层(W Bulk layer),其中，所述表 面处理可使所述成核层的鴒晶粒变大，并使随后的鴒锭层的晶核相应变 大，从而使包括成核层和鴒锭层的鴒金属层的电阻率降低，形成低电阻 率钨金属层。其中，在所述的表面处理之后，形成鴒锭层之前，可加有清除所述 表面处理后的残余的含硼的气体的步骤，其中，所述清除的时间为3至 30s。通过延长所述清除的时间为3至30s (现有技术中若具有该清除的 步骤，其清除的时间一般小于3s)，以确保在随后的钨金属沉积前成核 层表面没有残存的含硼的气体对钨锭层的影响。本步骤中，沉积的鴒金属层106的厚度小于或等于2500埃，厚度 较薄， 一方面可以缩短沉积鵠金属层的时间，提高效率；另一方面，也 可缩短后续的化学机械研磨工艺的研磨时间，改善化学机械研磨步骤中 引起的鴒插塞的腐蚀缺陷。沉积所述鴒金属层106之后，执行化学机械研磨工艺，以平坦化所 述鴒金属层106,去除所述介质层102上以及所述介质孔103开口上方 的钨金属层106。其中，所述的化学机械研磨工艺的步骤可以如下执行第一阶段化学机械研磨，以所述金属阻挡层104作为停止层， 去除所述介质层102上的鴒金属层106。图9为执行第一阶段研磨后的 剖面示意图。请参考图9,完成该第一阶段研磨之后，所述介质层102 上的金属阻挡层104表面被露出。其中，所述第一阶段研磨的研磨液可以是W2000。在沉积鴒金属层106的步骤中，沉积的鴒金属层106的较薄(小于 2500埃)，可缩短所述的第一阶段化学机械研磨步骤的研磨时间，从而可减少研磨液W2000沿鴒金属层106进入到介质孔103中的鴒金属层 的量；优选的，所述鴒金属层106的厚度使得在完成所述的第一阶段化 学机械研磨后，所述的研磨液W2000还未来得及进入到所述介质孔103 的鴒金属层中，从而消除对形成的鴒插塞的腐蚀而形成的腐蚀缺陷。然后，执行第二阶段研磨，去除所述介质层102上的金属阻挡层 104。图IO为执行第二阶段研磨去除所述介质层上的金属阻挡层后的剖 面示意图。其中，所述第二阶段化学机械研磨和第一阶段化学机械研磨的研磨 液可以对目同也可以不同。所述第二阶段化学机械研磨和第 一 阶段化学机械研磨可以在相同 或不同的研磨垫上进行。以在不同的研磨垫上研磨为例，提供具有第一 研磨垫和第二研磨垫的研磨设备，首先，将半导体基底IOO置于第一研 磨垫的上的第 一研磨头上，第 一研磨头吸附所述半导体基底100的背面， 并向下施加压力，使得鴒金属层106向下接触第一研磨垫的表面，在所 述鴒金属层106表面和第一研磨垫之通入研磨液，旋转所述第一研磨头 和第一研磨垫，通过研磨液研磨所述鵠金属层106,通过研磨液的中颗 粒的机械作用以及研磨液中化学成分的腐蚀作用，使得所述鴒金属层 106的厚度减小，直至所述介质层102上的金属阻挡层104上的钨金属 层被去除。完成第一阶段化学机械研磨后，由第一研磨头卸载该半导体衬底 100,并将该半导体村底100置于第二研磨垫上的第二研磨头上，与第 一阶段化学机械研磨同样的方法，对所述金属阻挡层104执行第二阶段 化学机械研磨，直至所述介质层102上的金属阻挡层被全部去除。再接着，执行第三阶段化学机械研磨，去除部分厚度的介质层102。 保留所述介质孔103中的鴒金属层106a以及金属阻挡层104a。该步骤 主要目的是保证所述介质层102上的金属阻挡层104全部被去除，并避 免在形成的鴒插塞上表面形成凹陷。完成所述的第三阶段化学机械研磨后，需要对所述半导体结构的表 面进行清洗，所述清洗包括超声波清洗和去离子水清洗。这里不再赘述。此外，平坦化所述鴒金属层的方法还可以是化学机械研磨和刻蚀相结合的方法，其主要步骤如下执行化学机械研磨使所述钨金属层106 具有平坦的表面；刻蚀去除所述介质层102上方以及所述介质孔103开 口上方的鴒金属层106;进一步通过刻蚀或化学机械研磨去除所述介质 层102上方的金属阻挡层104。所述刻蚀可以是干法刻蚀或湿法刻蚀。 这里不再展开论述。通过刻蚀和化学机械研磨相结合的方法，可减少化 学机械研磨的时间，还可以改善化学机械研磨液对钨插塞的腐蚀而导致 的腐蚀缺陷。此外，所述平坦化的方法为反刻和化学机械研磨相结合的方法，即 先执行反刻工艺，使得介质层102上的钨金属层106具有平坦的表面， 再执行化学机械研磨工艺，其中，化学机械研磨可以采用上述的三个步 骤，这里不再赘述。也可以改善化学机械研磨液对钨插塞的腐蚀而导致 的腐蚀缺陷。上述的实施例的描述中，以鹌接触插塞的制造工艺为例来说明本发 明的方法，其不应该作为对权利要求保护范围的限制，在不背离权利要 求的保护范围的条件下，本领域技术人员根据本发明的上述实施例的教 导可以对上述的实施例的步骤的添加、去除、等同替换或者顺序的改变， 例如，本发明的方法还可以用于钨连接插塞的制造工艺。只要是通过减 少鴒金属层的厚度改善钨插塞腐蚀缺陷的方法，都应当包含在本发明的 保护范围之内。本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明， 任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能 的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的 范围为准。
权利要求
1、一种钨插塞的制造方法，其特征在于，包括提供具有介质层的半导体基底，在所述介质层中具有介质孔；在所述介质孔中和介质层上沉积厚度小于2500埃的钨金属层，且所述钨金属层至少填满所述介质孔；平坦化所述钨金属层，去除所述介质层上以及所述介质孔开口上方的钨金属层。
2、 如权利要求1所述的钨插塞的制造方法，其特征在于所述沉积钨金属层的步骤中沉积的鴒金属层的厚度为1500埃至2000埃。
3、 如权利要求1或2所述的钨插塞的制造方法，其特征在于沉积所述鴒金属层的方法为低电阻率鴒沉积法或脉冲成核层沉积法。
4、 如权利要求1或2所述的鸽插塞的制造方法，其特征在于沉积所述鴒金属层的方法为低电阻率沉积法，包括如下步骤形成成核层；通过含硼的气体以及含鴒的气体的混合气体对所述成核层进行表面处理，使所述成核层的鵠晶粒变大；在经过所述表面处理后的成核层上形成鴒4t层。
5、 如权利要求4所述的钨插塞的制造方法，其特征在于在所述的表面处理之后，形成钨锭层之前，清除所述表面处理后的残余的含硼的气体，其中，所述清除的时间为3s至30s。
6、 如权利要求4或5所述的钨插塞的制造方法，其特征在于所述含硼的气体为B2H6，所述含鵠的气体为WF6。
7、 如权利要求6所述的钨插塞的制造方法，其特征在于所述表面处理的时间为3s至8s，处理时的温度为35(TC至41(TC。
8、 如权利要求1或2所述的鵠插塞的制造方法，其特征在于在沉积鴒金属层之前，先在所述介质孔的侧壁以及底部、介质层上形成金属阻挡层，并在平坦化所述鴒金属层之后，去除所述介质层上的金属阻挡层。
9、 如权利要求8所述的钨插塞的制造方法，其特征在于所述平坦化的方法为化学机械研磨法。
10、 如权利要求9所述的鴒插塞的制造方法，其特征在于所述化学机械研磨的研磨液为W2000。
11、 如权利要求1所述的鴒插塞的制造方法，其特征在于，平坦化所述鴒金属层的方法为化学机械研磨和刻蚀相结合的方法。步骤如下执行化学机械研磨使所述鴒金属层具有平坦的表面；刻蚀去除所述介质层上方以及所述介质孔开口上方的鴒金属层。
12、 如权利要求1所述的鴒插塞的制造方法，其特征在于所述平坦化的方法为反刻和化学机械研磨相结合的方法。
全文摘要
一种钨插塞的制造方法，包括提供具有介质层的半导体基底，在所述介质层中具有介质孔；在所述介质孔中和介质层上沉积厚度小于2500埃的钨金属层，且所述钨金属层至少填满所述介质孔；平坦化所述钨金属层，去除所述介质层上以及所述介质孔开口上方多余的钨金属层。本发明可改善形成的钨插塞的腐蚀缺陷。
文档编号H01L21/768GK101593720SQ20081011280
公开日2009年12月2日 申请日期2008年5月26日 优先权日2008年5月26日
发明者罗 保 申请人:中芯国际集成电路制造(北京)有限公司