专利名称：输入/输出调节电路的制作方法
技术领域：
本发明是关于一种输入/输出(I/O)调节电路，具体说，是关于一种不具有一 静电放电(Electrostatic Discharging; ESD)装置且具有自我静电放电保护的 1/0调节电路。
背景技术：
通常，为防止静电放电破坏，需设计一ESD装置供连接至一I/0芯片焊垫。当 发生静电放电时，该ESD装置会吸收静电放电能量，以保护芯片的电路。然而，随着互补金属氧化物半导体(Co即lementary Metal-Oxide Semiconductor; CMOS)工艺的临界尺寸不断縮小，ESD装置的崩溃电压(breakdown voltage)变差；亦即界面(junction)崩溃电压降低。因此，随着操作时间增加， 芯片内部电路的显著电压变化可导致ESD装置损坏并致使IC芯片失效。举例而言， 于多电平单元(multi-level cell; MLC)闪存技术中，其显著等效负载的电压变 化将造成显著的能量变化。此种能量变化极有可能损坏ESD装置。因此，在显著电压变化情况下有效地保护芯片，并于具有一最小临界尺寸的 CMOS工艺中节省等效ESD面积甚为重要。发明内容本发明的一目的在于提供一种用于一芯片中的i/o调节电路。该i/o调节电路通过自我保护而省却了ESD装置，以提高对显著电压变化的免疫性。该I/0调节电 路是通过一 CMOS工艺制成。因电压变化在发生时会持续一必要时间，故变化的能量会损坏ESD装置。因此， 通过省却ESD装置，可提高上述免疫性并防止出现无谓的漏电流及热损坏。该1/0 调节电路包含一调节器及一 1/0焊垫。该调节器连接至该芯片的一外部负载，并提 供第一电压供应至该芯片。该I/O焊垫亦连接至该调节器。该调节器通过该I/O 焊垫，接收一外部电源供应。
在参阅附图及随后描述的实施方式后，所属技术领域具有通常知识者便可了解 本发明的其它目的，以及本发明的技术手段及实施态样，其中 图l例示本发明的较佳实施例； 图2a例示该较佳实施例的外部负载； 图2b例示该较佳实施例的内部负载；以及 图3例示节点A(显示于图l中)处的波形。
具体实施方式
以下将参照调节电路的实施例来阐述本发明，该调节电路具有连接至一 I/O 焊垫(pad)的自我ESD保护。然而，本发明的实施例并不限定于任何特定的环境、 应用或实施方式。因此，下文对这些实施例的说明仅为阐释本发明的目的，而非用 以限制本发明。图1例示一 1/0调节电路1的较佳实施例。1/0调节电路1是设于一芯片中， 该芯片是由一具有一最小临界尺寸的CMOS工艺制成。该最小临界尺寸是不大于 0. 18微米(pm)，例如一 0. 18 nm CMOS工艺、一 0.09 |_im CMOS工艺等等。1/0 调节电路包含一调节器11及一 1/0焊垫12。调节器11连接至该芯片的一负载13， 并提供一第一电压供应102至该芯片以作为一工作电压。1/0焊垫12连接至调节 器ll，并接收一外部电源供应。图2a及图2b即例示负载13。图2a例示负载13是一外部负载的情形。于此种情形中，当1/0调节电路1 被应用于一 MLC闪存中并通过一 0. 18 pm CMOS工艺制成时，该MLC闪存可通过一 70纳米(nm)工艺制成。图2b例示负载13是一内部负载的情形。于此种情形中，负载13是一MLC闪 存，嵌于一闪存控制器23中。负载13等效于一代表与调节器11的输出相连的整体内部电路的负载。于此种 情形中，负载13包含一闪存。调节器11提供第一电压供应102至负载13。 一般 而言，第一电压供应102是一定值的直流(DC)电压供应器，具有一第一DC电压 电平。该第一 DC电压电平是被设计成具有稳定的电平值。调节器11通过1/0焊垫 12接收该外部电源供应。于本实施例中，该外部电源供应是一定值的DC电压供应。1/0调节电路1无需额外的ESD装置。详述如下。当负载13发生变化时，于节点A处出现一瞬时电压变化(AV)以及一显著的瞬时电流变化(AI)。大体而言，AV是相关于AI并可表示为以下方程式△V = ESRxAI + L^ dt其中ESR表示一等效串联电阻(equivalent series resistor; ESR) ， L则表示一等效串联电感(equivalent series inductor; ESL)的电感，dt则表示电 流对时间的微分，亦可理解为短暂时间内的瞬时电流变化。ESR与ESL二者皆固有 地存在于电路中。然而，AV可能较大且因此，假若在I/O调节电路中存在一 ESD 装置，AV可能会损坏该ESD装置。 一旦ESD装置被损坏，芯片即可能出现漏电流 及受到热损坏。举例而言，根据0. 18网CMOS工艺的设计规则，通过0. 18 |_un CMOS工艺所制成的I/O调节电路1仅可支持工作电压为1. 8V或3. 3V (标记为0. 18pm/l. 8V或0. 18pin/3. 3V)的装置。此乃因栅极氧化物的厚度无法由设计者修改，而只能由工艺提供者修改。当应用O. 18 CMOS工艺来设计ESD装置时，ESD装置只能承受7V 9V的崩溃电压。调节器11是由一 5V的定值DC电压供电。根据一闪存储存装置的AV方程式，AV = ESRxAI + L^dt ，合理地假定ESR为4欧姆，AI为400 raA (对于70 nm或尺寸更小的工艺，且应用于MLC闪存中)，L为10纳亨利(nH),且W为一短暂时间，5纳秒(ns)。由此估计出AV为AV = 4X0. 4+10nX0. 4/5n =1. 6+0. 8=2. 4V。于一短暂时间dt等于5纳秒内，一 2. 4 V的变化将会于节点A处引起一涌流 冲击(inrushing shot)，如图3中所示，其中峰值约为2. 4V+5V二7. 4V。该峰值可超越以0. 18 CMOS工艺所设计的ESD装置的崩溃电压，因此当ESD 装置设计为连接至节点A时，该涌流冲击即会进而损坏ESD装置。因此，在比如 MLC快闪储存格应用等其中一高电源供应与大电流变化相结合的情形中，不必使用 ESD装置。此外，该较佳实施例省却了ESD装置，并进而减小了芯片尺寸。因每一 半导体装置皆具有一崩溃电压，故调节器11可通过其固有能力而在某种程度上抵 抗静电放电。因此，1/0调节电路1无需附加ESD装置便可达成静电放电免疫性， 并防止出现受损ESD装置的缺陷(例如漏电流及热损坏)。在MLC闪存情形中，与一单电平单元(Single Level Cell; SLC)闪存相比， 等效负载较大，且包含一显著的等效电容，其使电压变化期间的dt及能量变化量 非常大。反之，ESD现象的历时则相对较短。图3显示一ESD现象的历时明显短于 电压变化的dt。假若于1/0调节电路1中存在一 ESD装置，则变化的能量将损坏该ESD装置。图2a例示负载13的一实施例，负载13包含一次调节器(sub-regulator) 21 及一负载22。次调节器21是用以提供一第二电压供应202。 一般而言，第二电压 供应202亦是一定值的DC电压供应，具有一第二DC电压电平。举例而言，于通过 0. 18 jimCMOS工艺所制成的一I/0调节电路l中，第一电压供应102 (显示于图1 中)具有3.3 V的第一DC电压电平。第二电压供应202则具有1.8V的第二DC电 压电平。第一DC电压电平是大于第二DC电压电平。另一较佳实施例则是设计用于更先进的CMOS工艺，意即临界尺寸小于0. 18 pm 的CMOS工艺。通过此种先进CMOS工艺所设计的ESD装置所承受的崩溃电压低于上 述实施例。举例而言，0. 13 (im CMOS工艺的崩溃电压是5伏 7伏。因此，该较 佳实施例亦省却了ESD装置，并进而减小了芯片尺寸。本发明在一具有最小临界尺寸的CMOS工艺中提供一种不具有ESD装置、但具 有自我ESD保护的1/0调节电路。该1/0调节电路可因省却ESD装置而减小芯片尺 寸。而且，仍保持调节电路的静电放电免疫性。当于具有一很大负载的一芯片中出 现电压变化时，本发明可提高对于显著电压变化的免疫性。上述的实施例仅用来例举本发明的实施态样，以及阐释本发明的技术特征，并 非用来限制本发明的范畴。任何熟悉此技术者可轻易完成的等同的改变或均等性的 安排均属于本发明所主张的范围，本申请发明的权利范围应以本申请权利要求所限 定的范围为准。
权利要求
1.一种输入/输出调节电路，设于一芯片中，该芯片是由一互补金属氧化物半导体(CMOS)工艺制成，该输入/输出调节电路包含一调节器，用以与该芯片的一负载电性连接，并提供一第一电压供应至该芯片；以及一输入/输出焊垫，用以与该调节器电性连接；其中，该调节器通过该输入/输出焊垫，接收一外部电源供应。
2. 根据权利要求1所述的输入/输出调节电路，其特征在于该调节器通过该输 入/输出焊垫，接收一定值的直流电压，以为该外部电源供应。
3. 根据权利要求1所述的输入/输出调节电路，其特征在于该调节器连接至一 次调节器，该次调节器置于该芯片中，用以提供一第二电压供应至该芯片。
4. 根据权利要求3所述的输入/输出调节电路，其特征在于该第一电压供应具 有一第一直流电压电平，该第二电压供应具有一第二直流电压电平，且该第一直流 电压电平是大于该第二直流电压电平。
5. 根据权利要求1所述的输入/输出调节电路，其特征在于该负载是一闪存。
6. 根据权利要求1所述的输入/输出调节电路，其特征在于该负载是一多电平 单元闪存。
7. 根据权利要求6所述的输入/输出调节电路，其特征在于该多电平单元 闪存，是以一不大于70纳米的最小临界尺寸制成。
8. 根据权利要求1所述的输入/输出调节电路，其特征在于该由CMOS工艺 制成的芯片，是以一不大于O. 18微米的一最小临界尺寸制成。
全文摘要
本发明提供一种输入/输出(I/O)调节电路。该I/O调节电路于一具有一最小临界尺寸的互补金属氧化物半导体(CMOS)工艺中省却了静电放电(ESD)装置，以减小芯片尺寸，同时仍能保持静电放电免疫性。该I/O调节电路是应用于多电平单元(MLC)闪存应用及其闪存控制器中。
文档编号H01L27/02GK101330082SQ20081012896
公开日2008年12月24日 申请日期2008年6月23日 优先权日2007年6月22日
发明者陈德威 申请人:慧荣科技股份有限公司