半导体器件的制作方法

专利名称：半导体器件的制作方法
技术领域：
本发明涉及一种半导体器件，具体地说，涉及一种具有三维结构
MISFET (在下文中被称为"三维FET")的半导体器件。
背景技术：
作为减小MISFET的尺寸(以实现比如抑制短沟道效应的效果) 的方法，使用所谓的三维FET来代替典型的平面型MISFET以提高栅 电极的沟道电荷的控制能力。三维FET是SOI (绝缘体上的硅)装置 中的一种。鳍式MISFET (FinFET)和双栅FET (DG-FET)是典型的 三维FET。
作为三维FET的示例，由FinFET形成的SRAM (静态随机存取 存储器)在下面的文件中公开Zheng Guo等人的《基于FinFET的SRAM 的设计》("FinFET-Based SRAM Design")，国际低功耗电子学与 设计年会，pp2-7, 2005(ISLPED'05)。在这种技术中，通过采用FinFET 作为SRAM的FET，可以实现具有小的单元(cell)尺寸的SRAM。
关于包括三维FET或平面型SOI的装置，所述三维FET包括 FinFET，热产生经常变得麻烦。为了改善这些装置的散热，已经研究 出各种技术。然而，这些研究中的大部分针对的是平面型SOI装置， 并且三维FET没有被充分地考虑。由于三维FET和平面型SOI装置的 结构彼此不同，因此必须以与平面型SOI装置不同的观点来考虑三维 FET的散热。具体地说，在平面型SOI装置中，通过将形成在晶片的 整个表面上的半导体层(SOI层)局部氧化来执行装置绝缘(device isolation)，而在三维FET中，通过单独地在绝缘膜上形成半导体层来 执行装置绝缘。通常，与对于平面型SOI装置相比，热扩散对于三维
FET是更重要的技术问题。
更具体地说，第JP-P2004-72017A号日本公开专利申请公开了一 种利用平面型SOI装置的上层上的金属互连作为散热器的技术。第 JP-P2004-363136A号日本公开专利申请公开了一种平面型SOI装置的 结构，在该结构中，用作ESD保护元件的MOSFET的栅电极形成为环 的形状，并且源区以屏蔽板电极(shieldplate electrode)与源区的外部 隔离。采用这种结构，由于SOI层形成连续的区域，因此提高了散热 效率。在第JP-P2005-197462A号日本公开专利申请中，即使没有描述 散热问题，但是公开了一种栅电极和沟道区(在该文件中被称为"阱") 变短的结构。采用该文件中公开的结构，P型FET的阱通过p-n结与N 型FET的阱连接。
第JP-P2006-19578A号日本公开专利申请公开了 FinFET的散热。 该文件公开了一种縮短栅电极和沟道区来降低FinFET的功耗并抑制短 沟道效应的结构。采用这种结构，将源极和漏极中产生的热通过栅电 极扩散。
第JP-P2005-116969A号日本公开专利申请公开了一种逆变器电路 链(chain)，这是一种利用三维FET形成逻辑电路的技术。该文件中 的图1示出了逆变器电路链的布局图。在该图中，逆变器电路的源极
(104和105)没有通过半导体层彼此耦合(没有公共的半导体层)， 而是釆用金属互连彼此电连接(106和107是源电极互连)。通常，当 三维FET形成通过组合逻辑栅电路获得的功能电路时，形成逻辑栅电 路的FET的源极中的每个采用如该文件JP-P2005-116969A的金属互连 来彼此连接。因此，采用这种结构，由于来自金属互连的热从半导体 层通过接触塞扩散，因此被扩散的热的量受接触塞的热阻的限制。结 果，半导体层的排热受接触塞的热阻的限制。

发明内容
然而，本发明的发明者已经认识到在第JP-P2006-19578A和第 JP-P2005-116969A号日本公开专利申请中公开的FinFET中，由于上面 形成有源极、沟道和漏极的鳍层隔离地形成，因此难以扩散在FinFET 的操作过程中产生的热。
由于漏极通常连接到金属互连，因此可以考虑如下方法，即在漏 极上设置许多接触件来散热或者采用具有大面积的金属互连。然而， 由于这种方法增加了漏极的电容，因此该方法不是优选的。
因此，本发明的目的在于提供一种用于进行足够散热的技术，特 别是在三维FET的情况下。
在本发明的一个实施例中，半导体器件包括第一共源半导体层， 被构造为沿着第一方向延伸；第二共源半导体层，被构造为沿着第一 方向延伸；第一逻辑栅电路，由至少一个三维P型FET和三维N型FET 组成；以及第二逻辑栅电路，由至少一个三维P型FET和三维N型FET 组成。第一逻辑栅电路中的三维P型FET的源极和第二逻辑栅电路中 的三维P型FET的源极连接到第一共源半导体层。第一逻辑栅电路中 的三维N型FET的源极和第二逻辑栅电路中的三维N型FET的源极 连接到第二共源半导体层。第一逻辑栅电路中的三维P型FET的漏极 和第一逻辑栅电路的三维N型FET的漏极彼此连接。第二逻辑栅电路 的三维P型FET的漏极和第一逻辑栅电路的三维N型FET的漏极彼此 连接。
在本发明的另一实施例中，半导体器件包括第一共源半导体层， 被构造为沿着第一方向延伸；第二共源半导体层，被构造为沿着第一 方向延伸；以及第一逻辑栅电路至第k逻辑栅电路，分别包括至少一 组三维P型FET和三维N型FET。至少一个三维P型FET的源极连接 到第一共源半导体层。至少一个三维N型FET的源极连接到第二共源 半导体层。属于所述至少一组三维P型FET和三维N型FET中的同一组的三维P型FET的漏极和三维N型FET的漏极彼此连接，并且所述 至少一组三维P型FET和三维N型FET在至少k个点处彼此连接。根据本发明，可以有效地扩散三维FET中产生的热。


从以下结合附图的对特定优选实施例的描述，本发明的上述及其 他目的、优点及特征将变得更加明显，其中图1是示出根据本发明第一实施例的半导体器件的构造的平面图；图2是示出沿着图1中的B-B'线截取的半导体器件的构造的剖视图；图3是示出沿着图1中的A-A'线截取的半导体器件的构造的剖视图；图4是示出三维P型FET (P型FinFET)的漏极和三维N型FET (N型FinFET)的漏极之间的结的另一构造的剖视图；图5是示出根据本发明第二实施例的半导体器件的构造的平面图6是示出第二实施例中的鳍层的构造的平面图7是示出根据本发明的第三实施例的半导体器件的构造的平面图8A是示出第三实施例中的鳍层的构造的平面图8B是示出第三实施例中的鳍层的另一构造的平面图；图9是示出根据本发明的第四实施例的半导体器件的构造的平面
图；图IO是示出第四实施例中的鳍层的构造的平面图11是示出根据本发明的第五实施例的半导体器件的构造的平
面图；图12是示出第五实施例中的鳍层的构造的平面图13是示出三维FET (FinFET)的另一构造的鸟瞰图；以及图14是示出鳍层的优选结构的鸟瞰图。
具体实施例方式
下文中，将参照附图来详细地描述本发明的实施例。请注意，在 附图中，相同或相似的参考标号用于相同或相似的部件。
(第一实施例)
下文中，为了说明，FinFET将用作三维FET的典型示例。图1 是示出根据本发明第一实施例的半导体器件1的布局的平面图。图1 中的半导体器件1由串联的三级逆变器电路(inverter circuit) IO形成。 每个逆变器电路10具有p型FinFET 20和N型FinFET 30。在图1中 的半导体器件1中，逆变器电路IO沿着X轴方向排列，且信号沿着+X 方向传输。下面将详细地描述半导体器件1的结构。
半导体器件l具有沿着X轴方向延伸的P+共源半导体层2和N+ 共源半导体层3。这里，半导体层也能够被称为半导体块。P+共源半导 体层2是高浓度掺杂有P型杂质的半导体层，并且连接到电源电平布 线(未示出)。这里，电源电平布线是具有电源电势电平Vdd的金属 互连。然而，^共源半导体层3是髙浓度掺杂有N型杂质的半导体层， 并且连接到接地电平布线(未示出)。接地电平布线是具有接地电平 电势Vss的金属互连。
P+共源半导体层2和N+共源半导体层3连接到鳍层4。这里，鳍 层4是上面形成有P型FinFET 20和N型FinFET 30的源极、沟道和 漏极的半导体层。如图2所示，P+共源半导体层2、 N+共源半导体层3 和鳍层4形成在基底5上形成的绝缘膜6上。在图2中，P+共源半导体 层2、 N+共源半导体层3和鳍层4通过线隔离开。然而，事实上，在 P+共源半导体层2与鳍层4之间，以及在N+共源半导体层3与鳍层4 之间没有明确的物理边界。
P型FinFET 20的源区21、沟道区22和漏区23以及N型FinFET 30的漏区24、沟道区25和源区26在鳍层4上形成。源区21和漏区 23是高浓度掺杂有P型杂质的半导体区，以及沟道区22是低浓度掺杂 有N型杂质的半导体区。漏区24和源区26是高浓度掺杂有N型杂质 的半导体区，以及沟道区25是低浓度掺杂有P型杂质的半导体区。P 型FinFET 20的源区21连接到P+共源半导体层2，以及N型FinFET 30 的源区26连接到N+共源半导体层3。 P型FinFET 20的源区21、沟道 区22和漏区23以及N型FinFET 30的漏区24、沟道区25和源区26 沿着Y轴方向(与X轴方向垂直)排列。 请注意，在图2所示的结构中，P型FinFET 20的漏区23物理地 且电地连接(耦合)到N型FinFET30的漏区24。在本实施例中，其 上形成有P型FinFET 20的鳍层和其上形成有N型FinFET 30的鳍层 物理地彼此结合成一体。如随后所描述的，这种结构对改善散热是有 效的。 如图3所示，形成栅绝缘膜7来覆盖鳍层4的侧表面和顶表面， 并且栅电极8在栅绝缘膜7上形成。形成栅电极8以分别覆盖P型 FinFET 20的沟道区22和N型FinFET 30的沟道区25。如图2所示， 侧壁9在栅电极8的侧表面上形成。 如图1所示，半导体器件l还设置有连接鳍层4的接触件11， 连接栅电极8的接触件12，以及将接触件11连接到接触件12的金属 互连13。如图2所示，形成接触件ll以便既连接到P型FinFET 20的 漏区23又连接到N型FinFET 30的漏区24。金属互连13用于在相邻 的逆变器电路IO之间传输信号。 本实施例中的半导体器件1的一个特征在于形成鳍层4来连接 P+共源半导体层2和N+共源半导体层3。在图1所示的半导体器件1 中，P型FinFET 20的漏区电地且物理地连接到N型FinFET 30的漏区。
釆用这种构造，由于鳍层4中产生的热可以同时通过P+共源半导体层2 和N+共源半导体层3扩散，因此散热效果好。此外，通过增大P+共源 半导体层2或N+共源半导体层3的宽度(即增大表面积)而不对布局 面积产生影响，可以获得好的散热效果。为了改善散热，期望的是 P+共源半导体层2和N+共源半导体层3的宽度大于鳍层4的宽度，并 且P+共源半导体层2和N+共源半导体层3的图案面积之和大于鳍层4 的图案面积。
在本实施例中，请注意，上面形成有组成每个逆变器电路10的 FinFET的鳍层4连接到P+共源半导体层2和N+共源半导体层3，从而 P+共源半导体层2、 N+共源半导体层3和鳍层4形成四边形(矩形)环。 在图1所示的半导体器件中，三个逆变器电路10串联连接，从而与P+ 共源半导体层2、 N+共源半导体层3和鳍层4形成两个矩形环。通常， k个逆变器电路10形成k-l个矩形环。对于散热，优选的是P+共源半 导体层2、 N+共源半导体层3和鳍层4形成尽可能多的矩形环。在k 大的情况下，布置P+共源半导体层2、 N"共源半导体层3和鳍层4以 便可以形成大约k/2个矩形环。也期望形成其他多边形的环诸如五边形 的环多于四边形的环。
请注意，采用本实施例中的半导体器件1的结构，P+型FiriFET20 和N+型FinFET30的漏电容不需要为了散热而增大。如上所述，即使许 多接触件设置在漏极上的结构或连接面积大的金属互连的结构对于提 高漏极的散热特性是有效的，漏电容增大。相反，本实施例中的半导 体器件1的结构不会导致漏电容增大。
此外，釆用本实施例中的半导体器件l的构造，由于P型FinFET 20的漏区直接连接到N型FinFET 30的漏区，所以可以减少布局面积。
本实施例中的半导体器件1的构造也可优选地在于沿着X轴方向 的每个逆变器电路10的尺寸可以减小。在图1所示的构造中，P型
FinFET 20的源区21、沟道区22和漏区23以及N型FinFET 30的漏 区24、沟道区25和源区26沿着Y轴方向线性对齐。这种布置使沿着 X轴方向的每个逆变器电路10的尺寸能够减小。
在图2所示的结构中，P型FinFET 20的漏区23连接到N型FinFET 30的漏区24。以这种结构，不期望出现的杂质的相互扩散是有可能的。 相互扩散对P型FinFET 20和N型FinFET 30的特性产生不期望的影 响。
用于避免这类问题的方法是将P型FinFET 20的沟道区22与N型 FinFET 30的漏区24以及N型FinFET 30的沟道区25与P型FinFET 20 的漏区23分离充足的距离。如果有必要，如图4所示，没有掺杂由于 离子注入导致的杂质的本征区27可以设置在漏区23和漏区24之间。 在这种情况下，形成分别连接到漏区23和漏区24的接触件lla和接 触件lib,连接到接触件lla和接触件lib的金属互连13形成在上层 上。
虽然没有示出，但是P+共源半导体层2、 N+共源半导体层3以及 鳍层4的除了沟道区之外的源区和漏区可具有金属硅化物结构。艮P， P+共源半导体层2、 N+共源半导体层3以及鳍层4的源区和漏区的部分 表面或全部表面可以被硅化。硅化可以提高散热效果。
优选的是，P+共源半导体层2通过多个接触件连接到电源电平布 线，并且N+共源半导体层3通过多个接触件连接到接地电平布线。为 了提高散热效果，将P+共源半导体层2和N+共源半导体层3通过许多 接触件连接到金属互连是有效的。
(第二实施例)
图5是示出根据本发明第二实施例的半导体器件1A的构造的平面 图。与第一实施例的半导体器件l类似，第二实施例的半导体器件1A
具有串联的三级逆变器电路10A。然而，第二实施例的半导体器件1A 中的鳍层和栅电极的形状与第一实施例的半导体器件1的鳍层和栅电 极的形状不同。在第一实施例中，鳍层4线性沿着Y轴方向形成，而 在第二实施例中，形成弯曲的鳍层4A。
图6是示出鳍层4A的构造的平面图。在第二实施例中，P型 FinFET20的源区21的一部分、沟道区22和漏区23的一部分沿着X 轴方向对齐，N型FinFET 30的漏区24的一部分、沟道区25和源区 26的一部分沿着X轴方向对齐。此外，P型FinFET20的沟道区22和 N型FinFET30的沟道区25沿着Y轴方向对齐。如图5所示，栅电极 8A形成为覆盖P型FinFET 20的沟道区22和N型FinFET 30的沟道 区25。
采用第二实施例中的结构，如在第一实施例中，形成鳍层4A以便 将P+共源半导体层2连接到N+共源半导体层3。因此，鳍层4A中产 生的热可以通过P+共源半导体层2和^T共源半导体层3扩散，由此散 热效果好。另外，第二实施例的结构也可优选地在于每个逆变器电 路10A的尺寸可以沿着Y轴方向减小。虽然可优选的逻辑栅电路的尺 寸根据芯片的整体布周而不同，但是通过正确地利用第一实施例和第 二实施例的结构，逻辑电路的集成度可以增加。
(第三实施例)
图7是示出根据第三实施例的半导体器件1B的构造的平面图。第 三实施例的半导体器件1B用作具有P型FinFET 20A、 20B和N型 FinFET 30A、 30B的NAND电路。
更具体地说，半导体器件1B具有将P+共源半导体层2连接到N+ 共源半导体层3的鳍层4B。鳍层4B被划分为多个分支。具体地说， 鳍层4B由上面形成有P型FinFET 20A的部分、上面形成有P型FinFET 20B的部分和上面连续地布置有N型FinFET 30A、 30B的部分形成。
上面形成有P型FinFET 20A、 20B的这些部分中的每个的一端连接到 P+共源半导体层2，并且这些部分中的每个的另一端连接到上面形成有 N型FinFET 30A、 30B的部分的一端。上面形成有N型FinFET 30A、
30B的部分的另一端连接到N+共源半导体层3。
图8A是示出鳍层4B的构造的详细的平面图。在鳍层4B上形成 下面的区域-
(1) P型FinFET 20A的源区31和沟道区32;
(2) P型FinFET 20B的源区33和沟道区34;以及
(3) 用作P型FinFET 20A、 P型FinFET20B的共漏的共漏区35。
P型FinFET 20A的源区31和沟道区32沿着Y轴方向排列在共漏 区35和P+共源半导体层2之间。类似地，P型FinFET 20B的源区33 和沟道区34沿着Y轴方向排列在共漏区35和P+共源半导体层2之间。 如图7所示，P型FinFET 20A的沟道区32被栅电极14A覆盖，并且P 型FinFET 20B的沟道区34被栅电极14B覆盖。
另外，在鳍层4B上形成下面的区域
(4) N型FinFET 30A的漏区36和沟道区37;
(5) 用作N型FinFET 30A的漏极以及N型FinFET 30B的源极 的源/漏区38;以及
(6) N型FinFET 30B的沟道区39和源区40。
组成N型FinFET 30A、 30B的漏区36、沟道区37、源/漏区38、 沟道区39和源区40沿着Y轴方向在P型FinFET 20A、 20B的共漏区 35和N+共源半导体层3之间排列。N型FinFET 30A的漏区36连接到 P型FinFET 20A、 20B的共漏区35。如图7所示，N型FinFET 30A的 沟道区37被栅电极15A覆盖，并且N型FinFET 30B的沟道区39被 栅电极15B覆盖。
如图7所示，接触件16A、 17A分别在P型FinFET 20A的栅电极 14A和N型FinFET 30A的栅电极15A上形成。用作NAND电路的第 一输入的第一输入互连18A通过接触件16A、 17A连接到栅电极14A、 15A。
类似地，接触件16B、 17B分别在P型FinFET20B的栅电极14B 和N型FinFET 30B的栅电极15B上形成。用作NAND电路的第二输 入的第二输入互连18B通过接触件16B、 17B连接到栅电极14B、 15B。
如图8A所示，接触件19既连接到P型FinFET 20A、 20B的共漏 区35，又连接到N型FinFET 30A的漏区36。接触件19连接到输出互 连18C，输出互连18C用作NAND电路的输出。在本实施例中，输出 互连18C在第一互连层(最下面的金属互连层)上形成，并且第一输 入互连18A和第二输入互连18B在第二互连层(从底下数第二个金属 互连层)上形成。
如在第一实施例和第二实施例中，第三实施例的半导体器件1B表
现出高的散热能力。同样，采用第三实施例中的结构，因为形成鳍层 4B以便将P+共源半导体层2连接到N+共源半导体层3，所以鳍层4B 中产生的热可以通过P+共源半导体层2和N+共源半导体层3扩散。因 此，可以得到好的散热效果。
在本实施例中，可以对P型FinFET 20A、20B的漏极和N型FinFET 30A的漏极之间连接的构造进行各种变化。例如，可以采用如图8B所 示的构造。在这种构造中，P型FinFET 20A的漏区35A和P型FinFET 20B的漏区35B可以单独地设置，并且漏区35A、 35B连接到N型 FinFET 30A的漏区36。在这种情况下，接触件19A、 19C分别在漏区 35A、 35B上形成，接触件19B在漏区36上形成，并且将这些接触件 19A至19C公共地连接到输出互连18C。结合采用图8A和图8B中的 构造，P型FinFET 20A、 20B在N型FinFET的漏区36和P+共源半导
体层2之间形成。图8A中所示的构造在电学上等效于图8B中所示的 构造。
利用与第三实施例的半导体器件1B类似的结构，可以实现NOR 电路。在这种情况下，具体地说，鳍层4B由连续排列P型FinFET 20A、 20B的部分、形成的N型FinFET 30A的部分和形成的N型FinFET 30B 的部分形成。连续排列的有P型FinFET 20A、 20B的部分的一端连接 到P+共源半导体层2，并且该部分的另一端连接到形成的N型FinFET 30A、 30B的部分的一端。形成的N型FinFET 30A、 30B的该部分的 另一端连接到N+共源半导体层3。
(第四实施例)
图9是示出根据第四实施例的半导体器件1C的构造的平面图。第 四实施例中的半导体器件1C用作具有P型FinFET 20A、 20B和N型 FinFET 30A、 30B的时钟逆变器电路。
更具体地说，半导体器件1C具有鳍层4C，形成鳍层4(3以将？+ 共源半导体层2连接到N+共源半导体层3。在本实施例中，形成鳍层 4C使得沿着Y轴方向直线延伸。详细地描述，如图10所示，在鳍层 4C中形成下面的区域
(1) P型FinFET 20B的源区41和沟道区42;
(2) 用作P型FinFET 20B的漏极以及P型FinFET 20A的源极的 源/漏区43;
(3) P型FinFET 20A的沟道区44和漏区45;
(4) N型FinFET 30A的漏区46和沟道区47;
(5) 用作N型FinFET 30A的源极以及N型FinFET 30B的漏极 的源/漏区48;
(6) N型FinFET 30B的沟道区49和源区50。
在本实施例中，组成P型FinFET 20A、 20B和N型FinFET 30A、30B的源区41、沟道区42、源/漏区43、沟道区44、漏区45、漏区46、 沟道区47、源/漏区48、沟道区49和源区50沿着Y轴方向排列。
再次参照图9， P型FinFET20A的栅电极14A被形成为覆盖在鳍 层4C上形成的沟道区44，以及P型FinFET20B的栅电极14B被形成 为覆盖沟道区42。类似地，N型FinFET 30A的栅电极15A被形成为 覆盖在鳍层4C上形成的沟道区44,以及N型FinFET 30B的栅电极15B 被形成为覆盖沟道区49。接触件16A、17A分别形成在P型FinFET 20A的栅电极14A和N 型FinFET 30A的栅电极15A上。用作时钟逆变器电路的数据输入的第 一输入互连18A分别通过接触件16A、 17A连接到栅电极14A、 15A。类似地，接触件16B、 17B分别在P型FinFET 20B的栅电极14B 和N型FinFET 30B的栅电极15B上形成。用作时钟逆变器电路的使能 输入的第二输入互连18B分别通过接触件16B、 17B连接到栅电极14B、 15B。如图IO所示，接触件19被形成为既连接到P型FinFET 20A的漏 区45又连接到N型FinFET 30A的漏区46。接触件19连接到输出互 连18C,输出互连18C用作时钟逆变器电路的输出。在本实施例中， 输出互连18C在第一互连层(最下面的金属互连层)上形成，并且第 一输入互连18A和第二输入互连18B在第二互连层(从下面数第二个 金属互连层)上形成。当第二输入互连18B变成接地电平Vss，具有这样结构的半导体 器件1C用作逆变器，逆变器利用第一输入互连18A作为输入，以及利 用输出互连18C作为输出。当第二输入互连18B变成电源电平Vdd吋， 输出互连18C成为高阻抗状态。
如第一实施例至第三实施例，第四实施例中的半导体器件1C表现 出高的散热能力。同样，采用第四实施例的结构，由于鳍层4C被形成 以将P+共源半导体层2连接到N+共源半导体层3，因此鳍层4C中产生 的热可以通过P+共源半导体层2和N+共源半导体层3扩散，且散热效 果好。
此外，其中，鳍层4C线性沿着Y轴方向延伸的图9中的构造优 选地用于减小沿着X轴方向的时钟逆变器电路的尺寸。
(第五实施例)
图11是示出根据第五实施例的半导体器件1D的构造的平面图。 如在第四实施例中，第五实施例的半导体器件lD用作具有P型FinFET 20A、 20B和N型FinFET 30A、 30B的时钟逆变器电路。然而，如在 第二实施例中，在第五实施例的半导体器件1D中，弯曲鳍层4D，以 减小沿着Y轴方向的时钟逆变器电路的尺寸。
参照图12更详细地描述，如在第四实施例的半导体器件1C中， 鳍层4D具有下面的区域
(1) P型FinFET 20B的源区41和沟道区42;
(2) 用作P型FinFET 20B的漏极以及P型FinFET 20A的源极的 源/漏区43;
(3) P型FinFET 20A的沟道区44和漏区45;
(4) N型FinFET 30A的漏区46和沟道区47;
(5) 用作N型FinFET 30A的源极和N型FinFET 30B的漏极的 源/漏区48;以及
(6) N型FinFET 30B的沟道区49和源区50，然而，这些区域 的布置与之不同。
在根据第五实施例的半导体器件ID中，为了减小沿着Y轴方向 的时钟逆变器电路的宽度，(a) P型FinFET20B的源区41、沟道区42和源/漏区43沿着X 轴方向排列；
(b) P型FinFET20A的源/漏区43、沟道区44和漏区45沿着X 轴方向排列；
(c) N型FinFET 30A的漏区46、沟道区47和源/漏区48沿着X 轴方向排列；
(d) N型FinFET 30B的源/漏区48、沟道区49和源区50沿着X 轴方向排列。
此外，P型FinFET 20A、 20B和N型FinFET 30A、 30B的沟道区 42、 44、 47、 49沿着Y轴方向排列。
返回至图ll，在本实施例中，P型FinFET 20A和N型FinFET 30A 共用公共栅电极51。公共栅电极51被形成以覆盖在鳍层4D上形成的 沟道区44、 47。 P型FinFET 20B的栅电极52被形成以覆盖在鳍层4D 上形成的沟道区42，以及N型FinFET 30B的栅电极53被形成以覆盖 沟道区49。
接触件54在P型FinFET 20A和N型FinFET 30A的公共栅电极 51上形成。用作时钟逆变器电路的数据输入的第一输入互连18A通过 接触件54连接到公共栅电极51。
接触件55、56分别在P型FinFET 20B的栅电极52和N型FinFET 30B的栅电极53上形成。用作时钟逆变器电路的使能输入的第二输入 互连18B分别通过接触件55、 56连接到栅电极52、 53。
当第二输入互连18B变成接地电平Vss时，具有这样结构的半导 体器件1D用作逆变器，该逆变器利用第一输入互连18A作为输入，并 且利用输出互连18C作为输出。当第二输入互连18B变成电源电平VDD 时，输出互连18C成为高阻抗状态。
如第一实施例至第四实施例，第五实施例的半导体器件1D表现出 高的散热能力。同样，采用第五实施例的结构，由于鳍层4D被形成以 将P+共源半导体层2连接到N+共源半导体层3，因此鳍层4D中产生 的热可以通过P+共源半导体层2和N+共源半导体层3扩散，由此散热 效果好。此外，第五实施例的结构可优选地在于沿着Y轴方向的时钟 逆变器电路的尺寸可以减小。虽然可优选的功能电路的尺寸根据芯片 的整体布局而不同，但是可以通过正确地利用第四实施例和第五实施 例的结构来提高逻辑电路的集成密度。
虽然以上已经描述了各种实施例，但是本发明不限于上述的实施例。
例如，虽然在上述实施例中公开了栅电极延伸横过鳍层的构造， 但是可采用如图13所示的鳍层4延伸横过栅电极8的构造。在这种情 况下，栅绝缘膜7在栅电极8的表面上形成。此外，本发明可以应用 于许多三维结构的MISFET (例如DG-FET、双栅FET)。
另外，本发明可以实施为通过组合多个逻辑栅电路比如上述实施 例中描述的逆变器电路和NAND电路而获得的逻辑电路。在这种情况 下，形成每个逻辑栅电路的FinFET的鳍层可以连接到共源半导体层， 并且前面的逻辑栅电路和后面的逻辑栅电路的鳍层和共源半导体层可 以形成矩形环。即，优选的是，具有k个逻辑栅电路的逻辑电路形成 k-l个矩形环。即使没有形成k-l个矩形环，也将鳍层和共源半导体层 布置为尽可能多地形成矩形环。这种构造有助于散热，并且并不偏离 本发明的精神。在k大的情况下，被布置为形成大约k/2个矩形环的鳍 层和共源半导体层可以实现足够的扩散能力。
另外，虽然在上述实施例中鳍层被示出具有恒定的宽度，但是优 选地，鳍层的形成有FinFET的沟道区的部分窄。图14是示出FinFET
的具有窄沟道区的鳍层4的构造的鸟瞰图。在图14中，鳍层4具有宽 的源极焊盘61、宽的漏极焊盘62和夹在源极焊盘61和漏极焊盘62之 间的变窄的部分63。源极焊盘61用作FinFET的源极，以及漏极焊盘 62用作FinFET的漏极。此外，变窄的部分63中被栅电极覆盖的部分 用作沟道区，没有被覆盖的部分用作源区或漏区的一部分。期望的是， 源极焊盘61进一步延伸，从而得到更好的散热效果。期望的是，漏极 焊盘62被形成为用作P型FinFET和N型FinFET的共漏电极接触部 分。
虽然以上已经结合本发明的一些实施例描述了本发明，但是本领 域的技术人员应该清楚，提供这些实施例仅为了示出本发明，而不应 该理解为对权利要求的限制。
权利要求
1.一种半导体器件，包括第一共源半导体层，被构造为沿着第一方向延伸；第二共源半导体层，被构造为沿着所述第一方向延伸；第一逻辑栅电路，由至少一个三维P型FET和三维N型FET组成；以及第二逻辑栅电路，由至少一个三维P型FET和三维N型FET组成；其中，所述第一逻辑栅电路中的所述三维P型FET的源极和所述第二逻辑栅电路中的所述三维P型FET的源极连接到第一共源半导体层；所述第一逻辑栅电路中的所述三维N型FET的源极和所述第二逻辑栅电路中的所述三维N型FET的源极连接到第二共源半导体层；所述第一逻辑栅电路中的所述三维P型FET的漏极和所述第一逻辑栅电路的所述三维N型FET的漏极彼此连接；以及所述第二逻辑栅电路的所述三维P型FET的漏极和所述第一逻辑栅电路的所述三维N型FET的漏极彼此连接。
2. 根据权利要求l所述的半导体器件，其中，所述三维P型FET 和所述三维N型FET中的每个是FinFET或双栅FET。
3. 根据权利要求1或2所述的半导体器件，其中，从所述第一逻 辑栅电路传输到所述第二逻辑栅电路的信号的方向是所述第一方向。
4. 根据权利要求1或2所述的半导体器件，其中，包括在所述第 一逻辑栅电路中的所述三维P型FET的沟道区和所述三维N型FET的 半导体层的沟道区沿着垂直于所述第一方向的第二方向排列；以及包括在所述第二逻辑栅电路中的所述三维P型FET的半导体层的 沟道区和所述三维N型FET的半导体层的沟道区沿着所述第二方向排 列。
5. 根据权利要求1或2所述的半导体器件，其中，包括在所述第 一逻辑栅电路中的所述三维P型FET的半导体层的沟道区和所述三维 N型FET的半导体层的沟道区沿着所述第一方向排列；包括在所述第一逻辑栅电路中的所述三维P型FET的源区的一部 分和所述三维N型FET的源区的一部分沿着垂直于与所述第一逻辑栅 电路的所述沟道区相对的第一方向的第二方向布置；包括在所述第二逻辑栅电路中的所述三维P型FET的源区的一部 分和所述三维N型FET的源区的一部分沿着垂直于与所述第二逻辑栅 电路的所述沟道区相对的第一方向的第二方向布置。
6. 根据权利要求1或2所述的半导体器件，其中，包括在所述第 —逻辑栅电路中的所述三维P型FET的漏区和所述三维N型FET的漏 区连接，从而形成p-n结。
7. 根据权利要求6所述的半导体器件，其中，形成漏电极接触件， 以连接到包括在所述第一逻辑栅电路中的所述三维P型FET的漏区和 所述三维N型FET的漏区连接从而形成p-n结的位置。
8. 根据权利要求1或2所述的半导体器件，其中，包括在所述第 一逻辑栅电路中的所述三维P型FET的漏区和所述三维N型FET的漏 区通过没有掺杂杂质的本征区连接。
9. 根据权利要求1或2所述的半导体器件，其中，由所述三维P 型FET和所述三维N型FET的源极和漏极组成的区域的至少一部分具 有金属硅化物结构。
10. 根据权利要求1或2所述的半导体器件，所述第一共源半导 体层、所述第二共源半导体层、包括在所述第一逻辑栅电路中的所述 三维P型FET和所述三维N型FET以及包括在所述第二逻辑栅电路中 的所述三维P型FET和所述三维N型FET被布置成形成四边形的环或 更多的多边形的环。
11. 根据权利要求1或2所述的半导体器件，其中，所述第一逻 辑栅电路和所述第二逻辑栅电路分别是逆变器电路、NAND电路、NOR 电路和时钟逆变器电路中的一种。
12. 根据权利要求1或2所述的半导体器件，其中，所述第一共 源半导体层的宽度和所述第二共源半导体层的宽度大于所述三维P型 FET和所述三维N型FET。
13. 根据权利要求1或2所述的半导体器件，其中，所述第一共 源半导体层的图案区和所述第二共源半导体层的图案区之和大于所述 三维P型FET的半导体层和所述三维N型FET的半导体层之和。
14. 根据权利要求1或2所述的半导体器件，其中，所述第一共 源半导体层连接到具有电源电势的互连；所述第二共源半导体层连接到具有接地电势的互连。
15. 根据权利要求14所述的半导体器件，其中，所述第一共源半导体层和具有电源电势的所述互连通过多个接触件连接；以及所述第二共源半导体层和具有接地电势的所述互连通过多个接触件连接。
16. —种半导体器件包括 绝缘层；第一半导体块，形成于沿着第一方向延伸的所述绝缘层上； 第二半导体块，与所述第一半导体块连接； 第三半导体块，与所述第一半导体块连接； 第一栅电极，与所述第二半导体块的侧表面邻近地形成； 第二栅电极，与所述第三半导体块的侧表面邻近地形成。
17. 根据权利要求16所述的半导体器件，其中 所述半导体块距离所述绝缘层顶表面的高度相同；并且其中 所述第二半导体块在其一端具有连接到所述第一半导体块的第一源节点，并且在其另一端具有第一漏节点；并且其中所述第三半导体块在其一端具有连接到所述第一半导体块的第二源节点，在其另一端具有第二漏节点；并且其中通过所述第一半导体块对所述第一和所述第二源节点供给第一电源电势，并且所述第一和所述第二漏节点响应所述第一和所述第二栅极各自的电势输出信号。
18. 根据权利要求17的所述半导体器件，还包括 第四半导体块，形成于沿着所述第一方向延伸的所述绝缘层上； 第五半导体块，与所述第四半导体块连接；第三栅电极，形成于所述第五半导体块的侧表面上；所述第五半导体块在其一端具有连接到所述第四半导体块的第三 源节点，并且在其另一端具有第三漏节点；通过所述第四半导体块对所述第三源节点供给第二电源电势，并 且所述第三漏节点响应所述第三栅极的电势输出信号；所述第一漏节点和第三漏节点互相连接。
19. 根据权利要求18的所述半导体器件，还包括 第六半导体块，与所述第四半导体块连接； 第四栅电极，形成于所述第六半导体块的侧表面上； 所述第六半导体块在其一端具有连接到所述第四半导体块的第四源节点，并且在其另一端具有第四漏节点； 所述第二漏节点和第四漏节点互相连接。
20.根据权利要求18所述的半导体器件，还包括第五栅电极，形成于第六半导体块的侧表面上，所述第五栅电极 设置在所述第三漏节点和所述第三栅电极之间。
全文摘要
本发明提供了一种半导体器件，该半导体器件包括第一共源半导体层和第二共源半导体层，分别沿着第一方向延伸；第一逻辑栅电路和第二逻辑栅电路，分别由至少一个三维P型FET和三维N型FET组成。第一逻辑栅电路和第二逻辑栅电路中的三维P型FET的源极连接到第一共源半导体层。第一逻辑栅电路和第二逻辑栅电路中的三维N型FET的源极连接到第二共源半导体层。第一逻辑栅电路中的三维P型FET和三维N型FET的半导体层连接它们的漏侧，并且第二逻辑栅电路中的三维P型FET和三维N型FET的半导体层连接它们的漏侧。可以增强FinFET的散热。
文档编号H01L27/12GK101339947SQ20081013196
公开日2009年1月7日 申请日期2008年7月2日 优先权日2007年7月2日
发明者古田博伺 申请人:恩益禧电子股份有限公司