半导体装置的制造方法及固体成像装置的制造方法

专利名称：半导体装置的制造方法及固体成像装置的制造方法
技术领域：
本发明涉及一种进行元件分离的半导体装置的制造方法，具体而言，涉
及一种在制造固体成像装置的过程中，通过化学机械抛光(CMP:Chemical Mechanical Polishing)形成浅沟槽隔离(STI:Shallow Trench Isolation)
型元件分离区域时，能够实现良好的表面平坦度的制造方法。
背景技术：
近年来，半导体装置朝着高集成化，各元件朝着极为细微化的方向发展。 因此，在制造半导体装置时，主要采用STI型元件分离，通过向半导体基板上 形成的浅沟槽内填充绝缘物质来使半导体装置的各元件相互分离。现己知 多种STI型元件分离构造(STI构造)的形成方法，在此结合附图4来说明其具 有代表性的形成方法。图4是现有技术的STI构造的形成方法的工序剖面图。
例如，在图4 (a)的半导体基板l上依次沉积绝缘物质二氧化硅薄膜2及 氮化硅薄膜3后，将氮化硅薄膜3上所形成的阻挡图形(图未示)作为掩模,通 过对氮化硅薄膜3及二氧化硅薄膜2进行选择性地干法刻蚀，从而形成开口 的元件分离区域图形。然后，如图4 (a)所示，将氮化硅薄膜3作为掩模,通过干 法刻蚀对半导体基板l进行选择性地刻蚀，从而在元件分离区域整体形成沟 4(沟槽)。此外，经沟4所分隔开的活性区域5(元件分离区域以外的区域)实际 成为形成元件的区域。
接着，通过热氧化在沟4的内壁形成超薄的热氧化薄膜后,通过CVD方 法，在半导体基板1的整个表面形成二氧化硅薄膜6，以使绝缘物质二氧化硅 薄膜6填埋在沟4的内部。图4(b)是形成二氧化硅薄膜6时的工序剖面图。然 后,如图4(c)所示，在二氧化硅薄膜6上形成阻挡层8的图形，其中，所述阻挡 层8只在面积为规定值以上的活性区域5内具有开口7。然后，如图4(d)所示， 将阻挡层8作为掩模，通过对因开口7而裸露的二氧化硅薄膜6进行刻蚀，从而 在二氧化硅薄膜6上形成孔9。并且,如图4(c)及图4(d)所示，所有间隔10的尺寸在整个半导体装置的区域内的各个活性区域5中都相同，其中，所述间隔
10是经沟4所隔开的活性区域5的边缘部与形成于该活性区域5内的孔9的、
且距离该活性区域5边缘部最近的边缘部之间的间隔。进一步而言，经沟4所
隔开的活性区域5的外周与该活性区域5内所形成的孔9的区域的外周之间
的间隔的尺寸在整个半导体装置的区域内的各个活性区域5中都相同。
接着，通过CMP法，除去氮化硅薄膜3上部所形成的二氧化硅薄膜6以及 氮化硅薄膜3的一部分。由此，如图4 (e)所示,二氧化硅薄膜6仅残留于沟4的 内部,二氧化硅薄膜6成为填埋于沟4内部的构造。此外,氮化硅薄膜3与二氧 化硅薄膜6同时，或通过别的工序被一直研磨到规定的膜厚。所述规定的膜 厚被设定在最终的STI阶梯差(step height)不对各种电特性产生不良影响 的范围内。经CMP法的研磨后，通过利用热磷酸来除去氮化硅薄膜3，如图4 (f)所示，形成STI构造11。然后，图未示出，用含有氢氟酸的刻蚀溶液除去 二氧化硅薄膜2后，在半导体基板1上形成栅极绝缘薄膜,并在其上将掺杂有 如磷、砷等杂质的多晶硅薄膜等导电性薄膜沉积于半导体基板1及二氧化硅 薄膜6上。
以下考虑在上述现有技术的STI构造ll的形成工序中，不进行如4(c)及 图4(d)所示的工序，而通过CMP法使图4(b)所示的因沟4而形成凹凸状阶梯 差(st印height)的二氧化硅薄膜6平坦化的情况。众所周知，现有技术中， 研磨特性(特别是不同场所的研磨速率)会由于衬底的活性区域5的面积或活 性区域5的图形密度而产生较大变动。具体而言,随着衬底的活性区域5的面 积的增大，单位面积上研磨垫下压半导体基板l的研磨压力降低，研磨速率也 降低。因此，在如图4(b)所示的状态下通过CMP法使二氧化硅薄膜6平坦化 的情况下，在活性区域5的面积大的区域内，所残留的二氧化硅薄膜6的膜厚 较厚。B口，图4(f)所示的STI构造ll的上表面与半导体基板l的上表面之间所 产生的高度的差(STI阶梯差)较高。这里所述的STI阶梯差被定义为:如图5 所示，从半导体基板1的上表面到STI构造11的上表面(二氧化硅薄膜6的上 表面)的距离d。图5是在图4(f)的状态下除去二氧化硅薄膜2后的STI构造 ll的放大图。
这样，当形成高低起伏较大的STI阶梯差时，在STI构造11形成后的半 导体装置的制造过程中所进行的各种掩模层图形的形成过程中，出现因曝光聚焦异常而导致的加工不良的情况。此外，在STI构造11的二氧化硅薄膜6 中，凸出于半导体基板l上表面的段差部的侧壁上残留有导电性的多晶硅薄 膜，从而导致元件间漏电的问题。图6是说明产生元件间漏电的原理的示意 图。如图6(a)所示，二氧化硅薄膜6被填埋在半导体基板l上后，经某种过程二 氧化硅薄膜6的段差部被湿法刻蚀，在段差部的侧壁部形成悬垂形状12。其 上形成栅电极所要利用的导电性多晶硅薄膜13(图6(b))。然后，通过各向异 性刻蚀将多晶硅薄膜13图形化，并形成电极14后，悬垂形状12的上部成为刻 蚀停止薄膜,并在悬垂形状12的凹陷部残留有残留多晶硅15。该残留多晶硅 15在半导体基板1上特定的部分导致产生元件间漏电。并且，当形成高低起 伏较大的STI阶梯差时,横跨二氧化硅薄膜6的段差部的多晶硅薄膜13便会 对二氧化硅薄膜6，在下压二氧化硅薄膜6的方向产生压力，从而引起二氧化 硅薄膜6的底部产生晶体缺陷等各种特性不良的情况。
为回避上述问题，避免产生高低起伏较大的STI阶梯差，图4所示的现有 技术在进行CMP法的研磨以前，进行如图4(c)及图4(d)所示的工序。即，图4 所示的现有技术通过在面积为规定值以上的各活性区域5内所沉积的二氧 化硅薄膜6上形成孔9,来预先削减CMP法的研磨量以实现研磨速率的均一 化，从而避免产生高低起伏较大的STI阶梯差。
此外，为避免产生高低起伏较大的STI阶梯差，日本专利文献特开 2004-111527号公报还提出了不同于图4所示的技术方案。日本专利文献特 开2004-111527号公报所记载的技术方案是通过仿真，计算出沉积于各个活 性区域5的二氧化硅薄膜6所应被除去的区域的密度及形状在芯片内达到均 等的值，并根据该结果预先削减CMP法的研磨量，从而实现研磨速率的均一 化。
另外，半导体装置的一种，即MOS型固体成像装置具备:像素部，排列有 多个像素，其中，所述像素具有形成于活性区域并对入射光进行光电转换的 光电二极管;及周边电路部，包括多个形成于活性区域的MOS晶体管。MOS 型固体成像装置的像素部的一个像素的图形布置如图7所示。图7是MOS型 固体成像装置中像素部的一个像素的图形布置的示意图。图7中,20是含有 光电二极管的受光部、21是多个驱动MOS晶体管、22是浮动扩散部、23是 转送栅电极,用于将受光部20生成的信号电荷转送到浮动扩散部22，24是接触孔，使浮动扩散部22与其他MOS晶体管连接。每个受光部20所使用的活
性区域的面积大于图未示出的周边电路部所使用的活性区域的面积。并且， 半导体基板上排列的数百万 数千万个具有所述受光部20的图7所示的图
形布置构成像素部。由此,相对于周边电路部而言，像素部中活性区域的占有 面积变大。
上述MOS型固体成像装置通过CMP法来形成STI构造的情况下，由于 含有受光部20的像素部中活性区域的占有面积大于周边电路部，所以与周 边电路部相比，具有受光部20的像素部存在研磨速率低、易产生起伏较大的 STI阶梯差的倾向，且在像素部内部也存在从中央部到周边部，STI阶梯差容 易产生不均匀性的倾向。特别是在受光部20自身的面积大(单位像素的像素 面积大)、且芯片内配置的受光部20的数量多(像素部的像素数多)、芯片内 像素部所占比率大的品种中，上述倾向尤为显著。由于上述像素部中的STI 阶梯差起伏较大及像素部内部的STI阶梯差的不均匀性，像素部中便会产生 例如,上述曝光聚焦异常所引起的加工不良、元件间漏电、各种特性不良的 易发、饱和特性不良、图像上出现黑痕或白痕等固体成像装置特有的不良 情况。
然而，由于图4所示的现有技术在整个区域内不分像素部和周边电路 部，按同一间隔10来形成孔9，所以，即使具有上述构成的MOS型固体成像 装置应用图4所示的现有技术，也不能充分抑制上述像素部中的STI阶梯差 起伏较大及像素部内部的STI阶梯差的不均匀性。此外，日本专利文献特开 2004-111527号公报所记载的技术方案只适用于一般的半导体装置,而未考 虑MOS型固体成像装置之类的品种，所以，即使MOS型固体成像装置运用 日本专利公开2004-111527号公报所记载的技术方案，也不能充分抑制上述 像素部中的STI阶梯差起伏较大或像素部内部的STI阶梯差的不均匀性。
综上所述，图4所示的现有技术方案或日本专利文献特开2004-111527 号公报所记载的技术方案存在不能充分抑制上述像素部中的STI阶梯差起 伏较大或像素部内部的STI阶梯差的不均匀性的技术问题。

发明内容
因此，本发明是为解决上述课题而提出的，目的在于制造出即使在通过
8CMP法形成STI构造的情况下，也能够充分抑制在活性区域的占有面积相 对较大的像素部区域中的STI阶梯差起伏较大或该区域内部的STI阶梯差 的不均匀性，从而实现芯片内STI阶梯差的均一化的MOS型固体成像装置 等半导体装置。
本发明所涉及的半导体装置的制造方法,用于解决上述技术问题。本发 明所涉及的半导体装置的制造方法，其中，所述半导体装置具备第1及第2电 路区域,所述第1及第2电路区域分别包含有用于形成元件的活性区域，并且, 第1电路区域所含有的活性区域在整个第1电路区域中所占的比率大于第2 电路区域所含有的活性区域在整个第2电路区域中所占的比率;所述半导体 装置的制造方法包括在整个半导体基板上的第1及第2电路区域上形成第 l绝缘薄膜后，选择性地对第l绝缘薄膜进行刻蚀，从而形成开口的元件分离 区域图形的工序,其中，所述元件分离区域用于隔开第1及第2电路区域中分 别所包含的活性区域;及，将形成了图形的第l绝缘薄膜作为掩模,对半导体 基板进行刻蚀，从而在元件分离区域整体形成沟槽的工序;及，形成第2绝缘 薄膜的工序，使所述第2绝缘薄膜覆盖于形成了图形的第1绝缘薄膜上的第1 及第2电路区域整体,并填埋于沟槽内部;及，选择性地对第2绝缘薄膜进行刻
蚀，从而在由元件分离区域分隔开的活性区域内形成孔的工序;及，通过研磨 除去形成了孔的第2绝缘薄膜,仅在沟槽内部残留第2绝缘薄膜的工序;其中,
在形成孔的工序中,设定第1电路区域中的间隔小于第2电路区域中的间隔，
所述间隔为，经元件分离区域分隔开的活性区域的外周与形成于该活性区 域内的孔的区域的外周的间隔。
通过上述半导体装置的制造方法，能够使仅残留于沟槽内部的第2绝缘 薄膜的上表面与半导体基板的上表面之间所产生的STI阶梯差，在活性区域 的占有面积不相同的第1电路区域及第2电路区域中实现均一化。即，能够充 分抑制在活性区域的占有面积大的第1电路区域的STI阶梯差起伏较大。并 且，还能够充分抑制第1电路区域内部的STI阶梯差的不均匀性。
此外，最佳的情况是设定第1及第2电路区域中的间隔，使经元件分离 区域分隔开的活性区域的单位面积中，该活性区域除去该活性区域内的孔 的区域后剩余区域的面积在第1电路区域和第2电路区域中一致。或，设定第 l及第2电路区域中的间隔，使经元件分离区域分隔开的活性区域减去该活性区域内的孔的区域后剩余区域的面积除以该活性区域的面积所获得的结
果，在第1电路区域及第2电路区域中一致。
此外，最佳的情况是半导体装置是固体成像装置;第l电路区域是像素 部，排列有多个像素，所述像素具备形成于活性区域，并对入射光进行光电
转换的光电二极管;第2电路区域是周边电路部,包含多个形成于活性区域的
晶体管。由此，由于能够充分抑制像素部中的STI阶梯差起伏较大或像素部 内部STI阶梯差的不均匀性，所以能够防止饱和特性不良、图像上出现黑痕
或白痕等固体成像装置特有的不良情况的发生。并且，在该情况下，最好将
像素部中的间隔设定为:在每个由元件分离区域分隔开的活性区域内,像素 部中的间隔从像素部的中央部逐渐增大到周边部。由此，能够更进一步抑制 像素部内部的STI阶梯差的不均匀性。
此外，最佳的情况是还包括，仅在沟槽内部残留第2绝缘薄膜后，在半
导体基板上形成导电性薄膜的工序;及，选择性地对导电性薄膜进行刻蚀,
形成横跨于第2绝缘薄膜上的电极或配线的工序，其中，所述第2绝缘薄膜 仅残留于沟槽的内部。在上述工序中，因为能够充分抑制第l电路区域中的 STI阶梯差起伏较大或第1电路区域内部的STI阶梯差的不均匀性，所以能够 防止由于STI阶梯差的侧壁上所残留的导电性薄膜而引起的元件间漏电的 情况。
此外，本发明还涉及一种固体成像装置的制造方法，本发明所涉及的固
体成像装置的制造方法，其中，所述固体成像装置具备:像素部，排列有多个 像素，其中，所述像素具备形成于活性区域，并对入射光进行光电转换的光电
二极管;及周边电路部，包括多个形成于活性区域的晶体管;所述固体成像装
置的制造方法的特征在于，所述固体成像装置的制造方法包括:在半导体基 板上的整个像素部及周边电路部上形成第l绝缘薄膜后，选择性地对第l绝 缘薄膜进行刻蚀,从而形成开口的元件分离区域图形的工序，其中，所述元
件分离区域用于隔开像素部及周边电路部中分别所包含的活性区域;及，将
形成了图形的第l绝缘薄膜作为掩模，对半导体基板进行刻蚀，从而在整个元
件分离区域形成沟槽的工序;及，形成第2绝缘薄膜的工序,使所述第2绝缘
薄膜覆盖于形成了图形的第l绝缘薄膜上的像素部及周边电路部整体，并填
埋于沟槽内部;及，选择性地对第2绝缘薄膜进行刻蚀，从而在经元件分离区域分隔开的活性区域内形成孔的工序;及，通过研磨除去形成了孔的第2绝 缘薄膜，仅在沟槽内部残留第2绝缘薄膜的工序;其中，在形成孔的工序中，孔 只形成于像素部。
通过上述固体成像装置的制造方法,能够使仅残留于沟槽内部的第2绝
缘薄膜的上表面与半导体基板的上表面之间所产生的STI阶梯差，在活性区
域的占有面积不相同的像素部及周边电路部中实现均一化。即，能够充分抑
制在活性区域的占有面积大的像素部中的STI阶梯差起伏较大。并且，还能 够充分抑制像素部内部的STI阶梯差的不均匀性。从而能够防止饱和特性不 良、图像上出现黑痕或白痕等固体成像装置特有的不良情况的发生。
如上所述,根据本发明,能够制造出即使在通过CMP法形成STI构造的 情况下,也能够充分抑制在活性区域的占有面积相对较大的像素部区域的 STI阶梯差起伏较大或该区域内部的STI阶梯差的不均匀性，从而实现芯片 内STI阶梯差的均一化的MOS型固体成像装置等半导体装置。
以下结合附图，进一步详细说明本发明的上述目的及其他目的、特征、 方面、效果。


图l是本发明所涉及的MOS型固体成像装置制造方法的工序剖面图。 图2是本实施方式所涉及的半导体装置的制造方法应用于MOS型固体
成像装置来形成STI构造的结果示意图表。
图3是使间隔在像素部的中央部及周边部不相同的情况下的半导体装
置的剖面图。
图4是表示现有技术的STI构造形成工序的工序剖面图。 图5是在图4(f)所示的状态下除去二氧化硅薄膜2后的STI构造ll的放 大图。
图6是说明产生元件间漏电的原理的示意图。
图7是MOS型固体成像装置中像素部的一个像素的图形配置示意图。
具体实施例方式
以下参照附图，对本发明的实施方式所涉及的半导体装置的制造方法进行说明。图l表示是本发明所涉及的MOS型固体成像装置的制造方法的
工序剖面图。图1中，把各个剖面图的中央部分作为像素部，各个剖面图的两
端部分作为主要形成MOS晶体管的周边电路部。此外，图l中，对于与图4相 同构成的部分附有与图4相同的符号。并且，将图7所示的图形配置作为像素 部的一个像素的图形配置。
首先，在图l(a)的半导体基板上依次沉积绝缘薄膜二氧化硅薄膜2及氮 化硅薄膜3后，将氮化硅薄膜3上所形成的阻挡图形(图未示)作为掩模，通过 对二氧化硅薄膜2及氮化硅薄膜3选择性地进行干法刻蚀,从而形成开口的 元件分离区域图形。然后，如图1 (a)所示，将氮化硅薄膜3作为掩模，通过对半 导体基板l选择性地进行各向异性干法刻蚀,从而在元件分离区域整体形成 沟4。所述各向异性干法刻蚀既可以在残留有上述阻挡图形的状态下进行， 也可以在除去上述阻挡图形以后进行。并且,经沟4(元件分离区域)所分隔开 的活性区域5，相当于像素部中形成受光部20及驱动MOS晶体管21等的活 性区域，也相当于周边电路部中形成MOS晶体管或容量等的活性区域。
接着，通过热氧化在沟4的内壁形成超薄的热氧化薄膜后，通过CVD方 法，在半导体基板1的整个表面形成二氧化硅薄膜6，以使绝缘薄膜二氧化硅 薄膜6填埋于沟4的内部。图l(b)是形成二氧化硅薄膜6时的工序剖面图。具 体而言，所述CVD方法最好运用高密度等离子CVD方法。高密度等离子 CVD方法不仅能够输入高频电源，使将二氧化硅薄膜6沉积于半导体基板1 上的过程气体等离子化,还能向半导体基板l自身施加高频电源，从而能够一 边刻蚀二氧化硅薄膜6—边将之沉积于半导体基板1上。所述高密度等离子 CVD方法的优点在于能够优化二氧化硅薄膜6填埋沟4的填埋特性。并且,由 于刻蚀作用及沉积作用，如图l(b)所示，所具有的特征为:在所沉积的二氧化 硅薄膜6上形成与沟4的形状相应的直线型锥形6a。
接着,如图l(c)所示，在二氧化硅薄膜6上形成阻挡层31的图形，其中,阻 挡层31仅在面积为规定值以上的活性区域5内具有开口30。然后，如图l (d) 所示，将阻挡层31作为掩模，通过对因开口30而裸露的二氧化硅薄膜6进行 各向异性干法刻蚀，从而在二氧化硅薄膜6上形成孔33。之后将具体说明有 关孔33的形成方法。此外，各向异性干法刻蚀一直进行到位于孔33底部的二 氧化硅薄膜6的厚度达到规定的膜厚为止。作为规定的膜厚的一个例子，例
12如可以设定膜厚为:位于孔33底部的二氧化硅薄膜6的上表面的高度与沟4 上所沉积的二氧化硅薄膜6的上表面中最低部分的高度大致一致的厚度。
接着，通过CMP法，除去沉积于氮化硅薄膜3上部的二氧化硅薄膜6以及 氮化硅薄膜3的一部分，将二氧化硅薄膜6仅残留于沟4的内部(图1 (e))。并 且，氮化硅薄膜3与二氧化硅薄膜6同时，或通过别的工序一直被研磨到规定 的膜厚为止。规定的膜厚被设定在最终的STI阶梯差不对各种电特性带来不 良影响的范围内。通过CMP法的研磨后，利用热磷酸除去氮化硅薄膜3,从而 形成如图l(f)所示的STI构造ll。然后，图未示出,用含有氢氟酸系列的刻蚀 溶液除去二氧化硅薄膜2后,在半导体基板1上形成栅极绝缘薄膜。之后,使掺 杂有如磷、砷等杂质的多晶硅薄膜等导电性薄膜沉积于半导体基板1及二氧 化硅薄膜6上。然后,将阻挡层等掩模层作为掩模，通过各向异性干法刻蚀，分 别在像素部及周边电路部中，形成根据场所而橫跨STI构造11的二氧化硅 薄膜6上部的栅电极以及延长栅电极的配线的图形。
以下,对本实施方式中孔33的形成方法进行具体地说明。正如结合图1 所述的，孔33形成于经沟4所分隔开的、并且面积为规定值以上的活性区域5 内所沉积的二氧化硅薄膜6上。本实施方式的特征在于:使经沟4所分隔开的 的活性区域5的边缘部与该活性区域5内所形成的孔33的、并且距离所述活 性区域5的边缘部最近的边缘部之间的间隔32，根据是像素部还是周边电路 部而有所不同。具体而言，本实施方式的特征在于:使像素部中的间隔32b小 于周边电路部中的间隔32a。间隔32a是周边电路部中的间隔32，间隔32b是 像素部中的间隔32。并且，各个间隔32a及间隔32b在经沟4所分隔开的活性 区域5的整个周边被分别设定为相同的尺寸。因而,更具体地说，本实施方式 的特征在于:使像素部中的间隔32b小于周边电路部中的间隔32a，其中,所述 位于像素部中的间隔32b是由沟4所分隔开的活性区域5的外周与该活性区 域5内所形成的孔33的区域的外周之间的间隔。
此外，所有间隔32a在周边电路部内的各个活性区域5中，都被设定为 相同的尺寸;所有间隔32b在像素部内的各个活性区域5中，都被设定为相同 的尺寸。此外,各个间隔32a及间隔32b分别满足上述大小关系(间隔32a〉间 隔32b)，并且被设定为与CMP研磨速率相应的尺寸。
此外,更佳的情况是分别设定间隔32a及32b，以使像素部中期望修正STI阶梯差的一部分区域中所含有的所有活性区域5的单位面积内,所述所 有活性区域5除去分别形成于所述所有活性区域5内侧的孔33的区域后的 剩余区域的面积，与整个周边电路部所含有的活性区域5的单位面积内,所 述所有活性区域5除去分别形成于所述所有活性区域5内侧的孔33的区域 后的剩余区域的面积一致。或，最好分别设定间隔32a及32b，使像素部中期 望修正STI阶梯差的一部分区域中所含有的所有活性区域5减去分别形成 于所述所有活性区域5内侧的孔33的区域后的剩余区域的面积(A1)，除以 所述所有活性区域5的面积(S1)后所获得的结果(A1/S1)，与整个周边电路部 所含有的所有活性区域5减去形成于所述所有活性区域5内侧的孔33的区 域后的剩余区域的面积(A2)除以该所有活性区域5的面积(S2)后所获得的 结果(A2/S2)—致。
图2是本实施方式所涉及的半导体装置的制造方法应用于MOS型固体 成像装置来形成STI构造的结果示意图表。图2中，横轴表示MOS型固体成 像装置芯片上的位置,纵轴表示STI阶梯差。图表(a)示出将间隔32b与间隔 32a设定为相同尺寸的现有技术的制造方法的结果，图表(b)示出将间隔32b 的尺寸设定为小于间隔32a的本实施方式所涉及的制造方法的结果。
图表(a)中，周边电路部与像素部之间的STI阶梯差的差为数10nm，而图 表(b)中，周边电路部与像素部之间的STI阶梯差的差却变为数nm。该结果表 明，本实施方式所涉及的半导体装置的制造方法通过设定间隔32b小于间隔 32a，能够使周边电路部与像素部之间的STI阶梯差的差降低到约为现有技 术的1/10。即,根据本实施方式所涉及的半导体装置的制造方法，能够充分抑 制像素部中的STI阶梯差起伏较大。
此外，相对于图表(b)而言，图表(a)中表示的在像素部的中央部与周边部 中的STI阶梯差的不均匀性增大。即,相对于图表(b)而言，图表(a)中所表示 的位于像素部的中央部的STI阶梯差与像素部的周边部的STI阶梯差的差 变大。该结果表明，本实施方式所涉及的半导体装置的制造方法通过将间隔 32b设定为小于间隔32a，能够充分抑制在像素部内部的STI阶梯差的不均 匀性。
上述本实施方式中，通过设定像素部中的间隔32b小于周边电路部中的 间隔32a,能够使CMP法所要研磨的二氧化硅薄膜及氮化硅薄膜的研磨体
14积，在像素部与周边电路部中成为相同体积，并且能够使CMP法的研磨速率 在像素部与周边电路部中成为相同体积。从而,能够充分抑制像素部中的
STI阶梯差起伏较大，并且还能够充分抑制在像素部内部的STI阶梯差的不 均匀性。
此外，上述说明中，在像素部及周边电路部的两方的区域内都形成了孔 33,本发明并不局限于此。也可以根据像素部内的各个活性区域5的总面积 与周边电路部内的各个活性区域5的总面积之比，只在像素部形成孔33。即 使在该情况下，也能够充分抑制像素部中的STI阶梯差起伏较大或像素部内 部的STI阶梯差的不均匀性。
此外，图l中，将所有像素部内的各个活性区域5中的间隔32b都设为相 同的尺寸(即，不分像素部的中央部及周边部，所有尺寸都相同)，本发明并不 局限于此。如图3所示，也可以设定间隔32b从像素部的中央部阶段性地增大 到周边部。图3是使位于像素部的中央部及周边部的间隔不相同的情况下的 半导体装置的剖面图。如图3所示，相对于周边部的间隔32b而言,像素部的中 央部的间隔32c变小。此外,图3中间隔的大小关系为:间隔32a〉间隔32b〉间 隔32c。此外，图3中的间隔32a与图l所示的间隔32a为相同的尺寸,并能够将 图3中的间隔32b设定为与图l所示的间隔32b相同的尺寸。由此，通过将间隔 32b设定为从像素部的中央部呈阶段性地增大到周边部，能够进一步抑制像 素部内部的STI阶梯差的不均匀性，从而获得更佳的效果。
以上对本发明进行了详细地说明，上述说明只举例说明了本发明的所 有方面，并未限定其范围。在不超出本发明范围的情况下也可以进行各种改 良或变形。
权利要求
1. 一种半导体装置的制造方法，其中，所述半导体装置具备第1及第2电路区域，所述第1及第2电路区域分别含有用于形成元件的活性区域，并且，所述第1电路区域所含有的活性区域在整个所述第1电路区域中所占的比率大于所述第2电路区域所含有的活性区域在整个所述第2电路区域中所占的比率；所述半导体装置的制造方法的特征在于所述半导体装置的制造方法包括，在半导体基板上的整个所述第1及第2电路区域上形成第1绝缘薄膜后，选择性地对所述第1绝缘薄膜进行刻蚀，形成开口的元件分离区域图形的工序，其中，所述元件分离区域用于隔开所述第1及第2电路区域中分别所含有的活性区域；将形成了所述图形的第1绝缘薄膜作为掩模，对所述半导体基板进行刻蚀，在整个所述元件分离区域形成沟槽的工序；形成第2绝缘薄膜的工序，使所述第2绝缘薄膜覆盖于形成了所述图形的第1绝缘薄膜上的所述第1及第2电路区域整体，并填埋于所述沟槽的内部；选择性地对所述第2绝缘薄膜进行刻蚀，在由所述元件分离区域分隔开的活性区域内形成孔的工序；及，通过研磨除去形成了所述孔的第2绝缘薄膜，仅在所述沟槽内部残留所述第2绝缘薄膜的工序；在形成所述孔的工序中，所述第1电路区域中的间隔小于所述第2电路区域中的间隔，所述间隔为经所述元件分离区域分隔开的活性区域的外周与形成于该活性区域内的所述孔的区域的外周之间的间隔。
2. 根据权利要求1所述的半导体装置的制造方法，其特征在于 设定所述第1及第2电路区域中的所述间隔，使经所述元件分离区域分隔开的活性区域的单位面积中,该活性区域减去该活性区域内的所述孔的 区域后获得的剩余区域的面积在所述第1电路区域和所述第2电路区域中一 致。
3. 根据权利要求1所述的半导体装置的制造方法，其特征在于 设定所述第1及第2电路区域中的所述间隔，使经所述元件分离区域分隔开的活性区域减去该活性区域内的所述孔的区域后获得的剩余区域的面 积，除以该活性区域的面积所获得的结果，在所述第1电路区域及所述第2 电路区域中一致。
4. 根据权利要求1 3中任意一项权利要求所述的半导体装置的制造方 法，其特征在于所述半导体装置是固体成像装置；所述第1电路区域是像素部，排列有多个像素,其中，所述像素具备形成 于所述活性区域，并对入射光进行光电转换的光电二极管；所述第2电路区域是周边电路部，包含多个形成于所述活性区域的晶体管。
5. 根据权利要求4所述的半导体装置的制造方法，其特征在于 所述像素部中的所述间隔被设定为:在每个由所述元件分离区域分隔开的活性区域,所述像素部中的所述间隔由所述像素部的中央部逐渐增大 到周边部。
6. 根据权利要求1 3中任意一项权利要求所述的半导体装置的制造方 法，其特征在于所述半导体装置的制造方法还包括，仅在所述沟槽内部残留所述第2绝缘薄膜后，在所述半导体基板上形成导电性薄膜的工序;及选择性地对所述导电性薄膜进行刻蚀，形成横跨于所述第2绝缘薄膜上 的电极或配线的工序，其中，所述第2绝缘薄膜仅残留于所述沟槽的内部。
7. —种固体成像装置的制造方法,所述固体成像装置具备:像素部，排列 有多个像素，其中，所述像素具备形成于活性区域，并对入射光进行光电转换的光电二极管;及周边电路部，包括多个形成于活性区域的晶体管；所述固 体成像装置的制造方法的特征在于 所述固体成像装置的制造方法包括，在半导体基板上的整个所述像素部及所述周边电路部上形成第i绝缘 薄膜后，选择性地对所述第i绝缘薄膜进行刻蚀,形成开口的元件分离区域图 形的工序，所述元件分离区域用于隔开所述像素部及所述周边电路部中分 别所包含的活性区域；将形成了所述图形的第i绝缘薄膜作为掩模,选择性地对所述半导体基 板进行刻蚀，在所述元件分离区域的整体形成沟槽的工序；形成第2绝缘薄膜的工序，使所述第2绝缘薄膜覆盖于形成了所述图形的第i绝缘薄膜上的所述像素部及所述周边电路部整体，并填埋于所述沟槽 的内部；选择性地对所述第2绝缘薄膜进行刻蚀，在经所述元件分离区域分隔开的活性区域内形成孔的工序;及，通过研磨除去形成了所述孔的第2绝缘薄膜，仅在所述沟槽内部残留所述第2绝缘薄膜的工序；在形成所述孔的工序中，所述孔仅形成于所述像素部。
全文摘要
一种半导体装置的制造方法及固体成像装置的制造方法，本发明所涉及的半导体装置的制造方法具备在半导体基板上的第1绝缘薄膜上形成开口的元件分离区域图形的工序；在半导体基板的元件分离区域整体形成沟槽的工序；形成第2绝缘薄膜的工序，用于覆盖形成了图形的第1绝缘薄膜整体，并填埋于沟槽的内部；在经元件分离区域分隔开的活性区域内形成孔的工序；及，通过研磨除去形成了孔的第2绝缘薄膜，仅在沟槽内部残留第2绝缘薄膜的工序；在形成孔的工序中，设定第1电路区域中的间隔小于第2电路区域中的间隔，其中，所述间隔为经元件分离区域分割开的活性区域的外周与形成于该活性区域内的孔的区域的外周之间的间隔。
文档编号H01L21/762GK101431054SQ20081016175
公开日2009年5月13日 申请日期2008年9月26日 优先权日2007年11月8日
发明者大塚惠美 申请人:松下电器产业株式会社