专利名称：一种改善金属层间介电层平坦度的方法
技术领域：
本发明涉及晶片制造工艺，特别是涉及一种改善金属层间介电层平坦度的方法。
背景技术：
在超大规模集成电路(Very Large Scale Integrated circuits,简称VLSI)的制造中，化学机械抛光(Chemical Mechanical Polishing,简称CMP)在后段制程中占据重要地位，是一种有效改善金属层间介电层(Inter MetalDielectric，简称MD)平坦度的技术。但CMP在晶片边缘与晶片中心研磨速度的差异不容忽视。参见图3A-图3B，因为CMP多是通过时间控制研磨量，当这种差异存在时，就会发生这种情况晶片中心的地方已经研磨到了研磨终点，而晶片边缘的地方还没有研磨完。这样很容易造成晶片边缘的微通孔(Metal VIA，简称MVIA)不能连接到介电层下方的金属层(参见图IA)，从而使晶片边缘的芯片失效，晶片边缘的合格率低于晶片中心，作为结构完好的MVIA结构，可参考
图1B。因此，需要提出一种改善晶片边缘金属层间绝缘层化学机械抛光研磨特性的方法。
发明内容
针对现有的MD CMP工艺在晶片边缘表现出较差的平坦度的缺陷，本发明的目的是提出一种改善金属层间介电层平坦度的方法，通过在CMP之前利用等离子蚀刻工艺，有效地改善金属层间介电层的化学机械抛光特性，从而减少晶片边缘MVIA失效的几率，显著提高产品合格率。 为了达到本发明的上述和其他目的，本发明提出一种改善金属层间介电层平坦度的方法，包括以下步骤 步骤l，提供一衬底，在该衬底上形成所需的结构，形成晶片结构；
步骤2，沉积一层金属层； 步骤3，在金属层上沉积一层用于隔离另一金属层的介电层； 步骤4，在晶片结构除边缘处之外的介电层上形成光阻结构，采用等离子蚀刻工艺
蚀刻晶片结构的未被光阻结构覆盖区域的介电层； 步骤5 ，对介电层进行CMP研磨。 作为优选，上述光阻结构为正光阻。 作为优选，上述光阻结构的边缘区域为图案化的环状。 作为优选，上述光阻结构的曝光区域为重复性方形单元。 作为优选，上述光阻结构的曝光区域为重复性方形单元组成的双环状图案。 采用本发明的技术方案，由于在IMD CMP之前增加一道针对晶片边缘的介电层的
等离子蚀刻工艺，这样在CMP之后晶片边缘区域就不会产生凸起部分(参见图4A-图4C)，
使得晶片中金属层间介电层的平坦度得到大大改善。
图1A为晶片边缘MVIA未能连接到介电层下方金属层的示意1B为晶片中心完好的示意图；图2为晶片内MD CMP移除速率分布图；图3A-3B为现有的MD CMP方法示意图，其中，图3A为CMP之前的MD示意图；图3B为CMP之后的MD示意图。图4A-4C为根据本发明的MD CMP方法示意图，其中，图4A为CMP之前的MD示意图；图4B为在IMD CMP之前对晶片边缘部分进行蚀刻的示意图；图4C为CMP之后的MD示意图。图5为CMP之前光阻结构示意图。
具体实施例方式
下面结合附图对本发明的具体实施方式
作更详细的描述。 图2是直径为200mm的8英寸晶片的典型的IMD CMP移除速率(Remove Rate,简称RR)分布图，从图中可以看出，在晶片半径90mm以外的晶片边缘区域，CMP RR迅速下降。
为了改善IMD CMP晶片边缘研磨特性，提高介电层平坦度，本发明采用的技术方案是在IMD CMP之前先用等离子蚀刻工艺蚀刻晶片边缘区域一部分厚度的介电层，然后再进行CMP研磨。具体包括如下步骤 步骤1，提供一衬底，该衬底可以是硅衬底或砷化镓衬底或氮化镓衬底，或其他适
合的材质，可根据需要在该衬底上形成所需的结构如集成电路结构，形成晶片结构。 步骤2，在该衬底上沉积一层金属层。本实施例采用物理气相沉积(Physical
V即or D印osition，简称PVD)工艺制作金属层。反应腔内通入氩气，氩气被高能电场离子
化成带正电的氩离子，带正电的氩离子在强电场的作用下高速撞击连接负电极的金属靶材
(铝或铜或其它适合的材料)，被氩离子轰击脱落的金属原子不断沉积在晶圆表面，最终形
成所需厚度的金属层。该金属层的材料可以是铝或铜，或其他适合的材料，该金属层的厚度
优选为4000A。 步骤3，在该金属层上沉积一层用于隔离另一金属层的介电层，该介电层的材料可以是氧化物或氮化物，或其他任何适合的材料，在本实施例中采用的介电层材料是氧化物。该介电层采用两步沉积工艺。首先，采用高密度等离子体化学气相沉积(High-Density Plasma Chemical V即orD印osition，简称HDPCVD)沉积一层含氟的硅化玻璃(Fluosilicate Glass,简称FSG)。气源为SiH4， SiF4， 02禾P Ar。其中51114和02反应生成SiOy SiF4为氧化物提供氟源。这种氧化物沉积方式的优势在于优秀的填隙能力，主要是由于这种沉积方式是边蚀刻边沉积。反应气体中Ar由于在高能电场中离子化带有高能量，在硅片负电压偏置下高速轰击硅表面，在空隙形成前蚀刻掉洞口的氧化物，从而提高了此种沉积方式的填隙能力。为了提高沉积效率，介电层的第二层氧化物采用等离子增强化学气相沉积(Plasma Enhance Chemical Vapor D印osition，简称PECVD)化学反应为TEOS(Si (C2H504)，正硅酸乙酯)和臭氧03反应形成Si02。 TEOS是一种有机液体，需用氮气携带输运到反应腔。本实施例FSG和PEOS厚度分别为6000 A和IOOOO A。 步骤4，在晶片结构除边缘处之外的介电层上形成光阻结构，采用等离子蚀刻工艺蚀刻晶片结构的未被光阻结构覆盖的区域的介电层。首先，对晶片做涂光阻前预处理，主要包括去水烘烤和HMDS(Hexamethyldisilazane)成膜处理，以提高光阻在晶片上的粘附性。将一定数量的液体光刻胶滴在晶圆表面，晶片在马达驱动下以一定速度旋转以得到所需厚度均匀的光阻层，本实施例光阻厚度为6000 A。然后，用设计好的光罩对晶片进行曝光处理。曝光前需要对光阻做曝光前软烤以去除光阻中的溶剂，提高光阻粘附性，软烤温度一般为9(TC到IO(TC，本实施例采用90°C。曝光方式可以采用分步重复式曝光或步进扫描曝光或其它曝光方式，本实施例采用步进扫描曝光方式。对晶片进行显影已得到所需图形。显影方式可以采用旋转，喷雾，浸渍或其它方式，本实施例采用旋转方式。晶片经过显影以后形成所需光阻形状，通过等离子蚀刻工艺蚀刻掉所需区域介电层。等离子蚀刻工艺是一种结合物理和化学混合作用的蚀刻方式。反映气体在反映腔内高能电场作用下形成等离子体，等离子体在强电场下与晶片表面发生物理化学反应。主要反应气体包括Ar，氟碳化合物，Ar提供发生溅射作用的Ar+，以提高蚀刻速率，氟碳化合物提供F离子以形成活性的F基团，活性的F基团与氧化物发生化学反应产生可挥发的副产物，完成蚀刻过程。该光阻结构可以采用本领域大量使用的正光阻，其形状可根据需要设计。参见图5所示的实施例，针对改善IMD CMP特性的一种光阻结构的边缘部分为图案化的环状。在本实施例中，曝光区域为重复性方形单元，单元尺寸采用3mn^3mm，相邻单元中心的距离为6mm，采用双环设计，外围单元边缘距离晶边6mm。然而，本领域技术人员应当知道，用于本发明的光阻结构应不限于该实施例。在图5中白色区域表示光不会透过的区域，黑色区域表示有光透过的区域。晶片中心区域由于有光阻覆盖，等离子蚀刻时被光阻保护，而晶片边缘由于部分区域没有光阻保护，等离子蚀刻时这部分的介电层就被蚀刻下去一定厚度(本实施例蚀刻厚度为1000A)，当应用CMP工艺进行IMD平坦化时，晶片边缘由于部分区域被蚀刻一定厚度的介电层，所以CMP后晶片边缘区域的MD厚度比较接近晶片中心区域，从而使CMP后的MD平坦化得到大大改善。 步骤5 ，对该介电层进行CMP研磨。 请参见3A-3B，现有的MD CMP工艺由于CMP的RR在晶片边缘和晶片中心存在明显差异，CMP之后晶片边缘区域的IMD厚度会高于晶片的其他区域。 请参见图4A-4C，由于本发明在MD CMP之前增加一道针对晶片边缘的等离子蚀
刻工艺，蚀刻晶片边缘区域一定厚度的介电层，然后再进行CMP研磨，这样在CMP之后晶片
边缘区域就不会存在凸起部分，整个晶片中的MD平坦度得到大大改善。 以上描述了本发明的较佳实施例及其效果，当然，本发明还可有其他实施例，在不
背离本发明之精神及实质的情况下，所属技术领域的技术人员当可根据本发明作出各种相
应的改变和变形，但这些相应的改变和变形都应属于本发明的权利要求的保护范围。
权利要求
一种改善金属层间介电层平坦度的方法，其特征在于包括步骤1，提供一衬底，在该衬底上形成所需的结构，形成晶片结构；步骤2，在该衬底上沉积一层金属层；步骤3，在该金属层上沉积一层用于隔离另一金属层的介电层；步骤4，在该晶片结构除边缘处之外的介电层上形成光阻结构，采用等离子蚀刻工艺蚀刻该晶片结构的未被光阻结构覆盖区域的介电层；步骤5，对该介电层进行CMP研磨。
2. 根据权利要求1所述的一种改善金属层间介电层平坦度的方法，其特征在于，上述光阻结构为正光阻。
3. 根据权利要求1或2所述的一种改善金属层间介电层平坦度的方法，其特征在于，上述光阻结构的边缘区域为图案化的环状。
4. 根据权利要求3所述的一种改善金属层间介电质平坦度的方法，其特征在于，上述光阻结构的曝光区域为重复性方形单元。
5. 根据权利要求4所述的一种改善金属层间介电质平坦度的方法，其特征在于，上述光阻结构的曝光区域为重复性方形单元组成的双环状图案。
全文摘要
本发明涉及一种改善金属层间介电层平坦度的方法，包括如下步骤步骤1，提供一衬底，在该衬底上形成所需的结构，形成晶片结构；步骤2，在该衬底上沉积一层金属层；步骤3，在该金属层上沉积一层用于隔离另一金属层的介电层；步骤4，在该晶片结构除边缘处之外的介电层上形成光阻结构，采用等离子蚀刻工艺蚀刻该晶片结构的未被光阻结构覆盖的区域的介电层；步骤5，对该介电层进行CMP研磨。
文档编号H01L21/70GK101752296SQ200810179380
公开日2010年6月23日 申请日期2008年12月10日 优先权日2008年12月10日
发明者初曦, 蔡佩源, 高永亮 申请人:和舰科技(苏州)有限公司