专利名称：形成mos器件的金属栅的混合方法
技术领域：
本发明大体上涉及半导体器件，特别是金属氧化物半导体(metal-oxide-semiconductor, 简称MOS)器件的结构和制造该相同器件的方法。
背景技术：
金属氧化物半导体(MOS )器件是集成电路中的基础建构元件。 一传 统的MOS器件典型的具有一个栅电极，其包含惨杂P型和N型杂质的多晶 硅，使用如离子注入或热扩散等掺杂操作。较佳的，调整栅电极地功函数 (work function)至硅的带缘；艮卩对于一个NMOS器件，将其功函数调整 为接近导带，而对于一 PMOS器件，将其功函数调整为接近价带。多晶硅 栅电极的功函数调整可通过选择适当的杂质实现。具有多晶硅栅电极的MOS器件显示出载流子耗尽效应，也可称为多晶 耗尽效应。当使用电场自靠近栅电介质质的区域扫除载流子而形成耗尽层 时，多晶耗尽效应发生。在一 N掺杂多晶硅层，耗尽层包括离子化的不可 移动的施主位(donor sites);而在一个P掺杂多晶硅层，耗尽层包括离 子化的不可移动的受者位(acceptor sites)。该耗尽效应造成有效栅电介 质厚度的增加，使得在该半导体的表面上创造一个反型层(inversion layer) 更为困难。使用薄栅电介质往往使载流子的耗尽效应更差。多晶硅栅上的具有薄栅 电介质的耗尽层在与该薄栅电介质的厚度相比时，其厚度变得更加重要；因 此器件性能下降情况变差。结果，通过强加一个可以减少多少有效栅电介质 厚度的下限使得栅电极的载流子耗尽效应限制器件的性质。多晶耗尽效应以前是通过形成金属栅电极或金属硅化物栅电极解决的，其NMOS器件和PMOS器件中的非金属栅较佳的具有带缘功函数。目前， 已找到的合适的形成NMOS器件的栅电极的新材料，如TaC。然而，对于 PMOS器件，尽管已发现具有带缘功函数的金属材料，然这些材料有很差的 热稳定性。当暴露在前端线制程的高温时，这些金属材料的功函数转移，例 如，转移向中隙能级(mid-gap level)。因而，该产生的PMOS器件的性能被 负面影响。现有用于形成双金属互补金属氧化物半导体(CMOS)器件的制程，包 括两个主要大类先栅方式(gate-first)和后栅(gate-last)方式。这两种方式都 有利和不利的特点。在一个典型的先栅方式中，具有不同的功函数的两个金 属层分别形成于PMOS和NMOS区；然后图案化该金属层形成栅电极；再 形成MOS器件的其它组件，如间隔，轻掺杂源/漏极(LDD )区，源/漏极 区，硅化物，和接点蚀刻停止层(contact etch stop layers)。这一制程相对 简单，且产生的接点蚀刻停止层连续，以便他们能有效地运用应力。然而， 由于金属栅是形成于LDD区及源极/漏极区的形成和激活(activation)之前， 遭受高的热预算(thermal budgets),且PMOS器件的工作功函数可能转移。 另外，如果使用复合金属层，该符合金属层的氧气在该热预算下可能被释放， 造成界面层再生长。此外，使用蚀刻而图案化金属层相对困难，特别是对用 于PMOS器件的金属。另一方面，后栅方式典型的包含有为PMOS和NMOS器件形成伪栅的 步骤。接着形成LDD区、栅间隔、源/漏极区，及接点蚀刻停止层。移除PMOS 和NMOS器件的伪栅，然后将具有不同功函数的金属填入PMOS和NMOS 器件的开口。在后栅方式中，由于在形成及激活LDD区及源极/漏极区后形 成，PMOS和NMOS器件的金属栅利用了低热预算的优势。然而，该制程 复杂。此外，在使用后栅方式形成高K电介质的情况下，高K电介质的质 量常常不能令人满意。而且，在开口的侧壁上形成高K电介质，将不利的 增加栅及附近重要部分间的边缘电容，如源/漏极区和接点。相应的，本领域所需要的是一种半导体结构和各自的形成方法，其结合其双金属栅以利用带缘功函数的优势，同时克服现有技术中的不足。 发明内容根据本发明的一方面， 一半导体结构包含一个具有一第一栅的第一MOS器件，及一个具有一第二栅的第二MOS器件。该第一栅包括一个设于 一半导体基板上的第一高k电介质;一设于该第一高k电介质上的第二高k 电介质； 一设于该第二高k电介质上的第一金属层，其中该第一金属层主导 该第一 MOS器件的功函数;及一设于该第一金属层上的第二金属层。该第二 栅包括一设于该半导体基板上的第三高k电介质，其中该第一和第三高k电 介质由相同的材料形成，并具有大致相同的厚度； 一设于该第三电介质上的 第三金属层，其中该第三金属层和第一金属层由相同的材料形成，并具有大 致相同的厚度；及一设于该第三金属层上的第四金属层。根据本发明的另一方面， 一半导体结构包含一个具有一第一栅的第一 MOS器件，及一具有一第二栅的第二MOS器件。该第一栅包括一个设于一 半导体基板上的第一高k电介质;一设于该第一高k电介质上的第二高k电 介质，其中该第一和第二高k电介质由不同的材料形成； 一设于该第二高k 电介质上的第一金属层，其中该第一金属层具有一足够主导该第一 MOS器 件的功函数的厚度;一设于该第一金属层上的第二金属层，其中该第一和第 二金属层由不同的材料形成；及一设于该第二金属层上的第三金属层，其中 该第三金属层具有一接近硅的价带的功函数。该第二栅包括该设于该半导体 基板上的第一高k电介质；该设于该第一高k电介质上的第二金属层，其中 该第二栅上的第二金属层具有一底面，该底面较第一栅的第二金属层的一底 面低；及设于该第二金属层上的第三金属层。根据本发明的又一方面， 一半导体结构包含一半导体基板； 一设于该半 导体基板上的第一高k电介质;一设于该第一高k电介质上的第二高k电介 质，其中该第一和第二电介质由不同的材料形成； 一设于该第二高k电介质 上的第一金属层，其中该第一金属层具有一中隙功函数;一设于该第一金属层上的多晶硅层；及一设于该第一金属层上的第二金属层。根据本发明的另一方面， 一形成一半导体结构的方法包含提供一半导 体基板；形成一具有一第一栅的第一MOS器件，及一具有一第二栅的第二 MOS器件。形成该第一栅的步骤包括于一半导体基板上形成一第一高k 电介质;于该第一高k电介质上形成一第二高k电介质，其中该第一和第二 电介质由不同的材料形成；于该第二高k电介质上形成一第一金属层，其中 该第一金属层具有一足够主导该第一MOS器件的功函数的厚度;及于该第一 金属层上形成一第二金属层，其中该第一和第二金属层由不同的材料形成。 形成该第二栅的步骤包括于该半导体基板上形成一第三高k电介质，其中 该第一和第三电介质包含相同的材料，并具有大致相同的厚度；于该第三电 介质上形成一第三金属层，其中该第三金属层和第二金属层包含相同的材 料，并具有大致相同的厚度；及于该第三金属层上形成一第四金属层，其中 该第三和第四金属层由不同材料组成。根据本发明的另一方面， 一形成一半导体结构的方法包含提供一具有 一第一 MOS区和第二 MOS区的半导体基板；于该半导体基板上全面形成 一第一高k电介质层;于该第一高k电介质层上全面形成一第二高k电介质 层，其中该第一和第二高k电介质层由不同的材料形成；自该第二MOS区 移除该第二高k电介质层；于该第一和第二高k电介质层上全面形成一第一 金属层，其中该第一金属层具有一足够主导一个别MOS器件的功函数的厚 度;于该第一金属层上形成一多晶硅层；图案化该第一与第二高k电介质层、 第一金属层及该多晶硅层，以于该第一MOS器件区形成一第一栅堆，于该 第二 MOS器件区形成一第二栅堆；于该第一与第二栅堆的侧壁上形成栅间 隔；于该半导体基板和第一、第二栅堆上形成一层间电介质(ILD);执行一 平坦化及曝露该多晶硅层的一顶面；蚀刻该第二栅堆直至该第一金属层的至 少一上部被移除以形成一第一开口；蚀刻该第一栅堆直至该多晶硅层的至少 一上部被移除以形成一第二开口，其中不蚀刻该第一栅堆上的第一金属层； 全面形成一延伸入该第一与第二开口的第二金属层；形成一第三金属层以填满该第一与第二金属层上的剩余部分；及执行一平坦化以移除该ILD上的第 二和第三金属层部分。根据本发明的另一方面， 一形成一半导体结构的方法包含提供一半导 体基板；于该半导体基板上形成一第一高k电介质层;于该第一高k电介质 层上形成一第二高k电介质层，其中该第一和第二高k电介质层由不同的材 料形成；于该第二高k电介质层上全面形成一第一金属层，其中该第一金属 层具有一足够主导一个别MOS器件的功函数的厚度;于该第一金属层上形成 一多晶硅层；图案化该第一与第二高k电介质层、第一金属层及该多晶硅层， 以形成一栅堆；于该栅堆的侧壁上形成一栅间隔；于该半导体基板和栅堆上 形成一层间电介质(ILD);执行一平坦化及曝露出该多晶硅层的一顶面；蚀 刻该栅堆形成一开口，直至该多晶硅层的至少一上部被移除，其中不蚀刻移 除该第一金属层；沿该开口形成一第二金属层；及形成一填满该开口的第三 金属层。本发明的混合方法为PMOS和NMOS器件均提供带缘功函数。由于在 PMOS器件上采用后栅方式，施加到PMOS器件上的沟道区的压力增加。此 外，PMOS和NMOS器件的门限电压均降低。
为更完整的理解本发明及其优点，参考以下结合伴随的附图的叙述，其中图1至11是本发明一实施例的制造中间阶段的剖视图。
具体实施方式
以下详细讨论该目前较佳实施例的制作和使用。不过，应当理解，本发 明提供许多可应用的发明概念，其可在各种各样的具体情况下实施。该讨论 的具体实施例仅说明了制作和使用该发明的具体方式，并没有限制本发明的 范围。提供一种形成具有双金属栅的混合互补金属氧化物半导体(CMOS)器件的方法。该方法结合先栅和后栅方式以取得更好的效果。说明了本发明一较 佳实施例的制造的中间阶段。整个本发明的各种视图和说明性实施例，同样 的附图标号是用于指代同样的元件。参照图1，提供一基板20，其可由常用的半导体材料和机构形成，如 体硅，绝缘層上硅(SOI)，硅锗(SiGe)，嵌入式硅(eSiGe)，锗及其他類似者。 浅沟槽隔离区18形成于基板20上，并可能用来界定NMOS器件区IOO和 PMOS器件区200。界面层22形成于基板20上。界面层22有助于缓冲基板 20和层叠高k电介质层，可由化学氧化物、热氧化物、氮氧化硅及其他類 似者形成。在一示范实施例中，界面层22的氮原子比率小于约15原子百分 比。一第一高k电介质层24是形成于界面层22。较佳的，第一高k电介质 层24具有一大于约7.0的k值；并可包括一个铪(Hf)、铝(A1)、锆(Zr)或其 组合的金属氧化物或硅酸盐，及其多层。高k电介质层24的厚度可位于约 lnm和10nm左右之间。然，本领域的普通技术人员将意识到，说明书通篇 列举的尺寸仅用作示例，将随着成型技术的尺寸縮小而变化。一第二高k电介质层26形成于该第一电介质层24上，较佳的，具有一 大于约10.0的k值。该第二高k电介质层26可包括金属，如，镧(La)，镁 (Mg)，钡(Ba)，钛(Ti)，铅(Pb)，锆(Zr)，也可是金属氧化物、金属合金氧化 物，以及其组合物的形式。示例材料包括MgOx， BaTixOy， BaSrxTiyOz， PbTixOy， PbZrxTiyOz等。虽然高k电介质层26是被作为一种电介质层， 其实际上可由纯金属，如La和/或Mg形成。较佳的，第二高k电介质层26 具有自氧气中的剥离基板20的功能，氧气可由第一高k电介质层24和/或 界面层22释放。在随后的退火(annealing)中，如源/漏极激活，层26可变成 金属氧化物。高可电介质层26的厚度可介于约0.3nm和约3nm之间。电介 质层24和26的形成方法包括分子束沉积(MBD)、原子层沉积(ALD)，和 物理气相沉积(PVD)等。接着，形成和图案化光阻28，曝光PMOS区200。然后移除高k电介质层26的曝光部分，留下在NMOS区100的高k电介质 层26。参考图2，依次形成厚金属层32、多晶硅层34，和硬掩膜层36。较佳 的，金属层32具有一中隙工作函数(在硅的导带和价带中间)，例如，约 4.1eV和约5.2eV之间。可选择，金属层32可有一个导带缘功函数(接近硅 的导带，约为4.1ev)。示例材料包括钽或含钛材料，如TaC、 TaN、 TiN、 TaAlN、 TaSiN，以及其组合。这些含有金属的材料，可以是金属碳化物、 金属氮化物，或导电金属氧化物的形式。金属层32决定产生的NMOS器件 的功函数，并因此具有一大于主导NMOS器件的功函数所要求的厚度的厚 度。在一个示范实施例中，金属层32的厚度大于约3 nm左右。金属层32 的形成方法包括ALD、 PVD，金属有机化学气相沉积(MOCVD)等。多晶硅层34可有一个约30nm至100nm之间的厚度。多晶硅层34的 功能包括防止金属层32污染，并保持栅堆的高度在方便栅的形成制程的层 次。多晶硅层34较佳的预掺杂一个n型杂质。掩膜层36较佳的由电介质材 料形成，如氧化硅、氮化硅、氮氧化硅，及碳化硅等。图3说明先前形成的层叠层的图案化，于NMOS区100形成栅堆138， 以及于PMOS区200形成栅堆238。栅堆138包括高k电介质124和126、 金属层132、多晶硅层134，及掩膜层136。栅堆238包括高k电介质224、 金属层232、多晶硅层234，及掩膜层236。界面层22也被图案化为层122 和222 。为视图清晰，界面层122和222却没有在随后的附图上示出。图4说明形成源/漏极扩展区142、 242，间隔143、 243，源/漏极区144、 244，及源极/漏极硅化物146、 246，其分别是NMOS器件102和PMOS器 件202的组件。接点蚀刻停止层(CESL)140形成于NMOS器件102上，较 佳的具有一拉应力。接点蚀刻停止层(CESL)240形成于PMOS器件202上， 较佳的具有一个压应力。PMOS器件202可进一步包括应力源248 (较佳的， 由硅锗形成)，其叠盖源/漏极区域244部分。上述讨论区的形成方法和材 料是本领域内公知的，因此此处不再重复。如图5，层间电介质(ILD) 54是全面形成一高于硬掩膜136、 236的顶 面的高度。在一实施例中，ILD54可包含含碳氧化物。然后执行一化学机械 抛光(CMP)移除ILD54的顶部及硬掩膜136、 236，從而暴露多晶硅层134、 234 。图6说明选择性移除包括多晶硅层234和金属层232的至少一上部的伪 栅，其通过应用和图案化光阻156覆盖NMOS区100进行。移除多晶硅层 234可使用干或湿蚀刻进行。在使用干刻蚀时，制程中气体可包括CF4、 CHF3、 NF3、 SF6、 Br2、 HBr、 Cl2，或其组合。稀释气体如氮气(N2)、氧气 (02)或氩气(Ar)可選擇使用。在使用湿刻蚀时，化学物可包含 NH4OH:H202:H20 (APM) 、 NH2OH 、 KOH 、 HN03:NH4F:H20 、 乙二胺 (ethylenediamine):C6H4(OH) 2:H20、 HF:NH4F:H20、 HF:HN03:H20、 KC1:H20、 KOH:H20:Br2/I2 、 KOH 、 HF:HN03:Hac:I2:triton 、 HF:HN03:Hac 、 Iodine Etch:Hac、 Nal、 NaOH、 HF:HN03、 HF:HN03:H20等。移除金属层232也 可以用干或湿蚀刻。在干刻蚀时，用一种含氯的气体混合物，如BCl" Cl2， 或N2和CHF3的组合气体也可作为蚀刻气体。在湿刻蚀时，使用的湿蚀刻化 学品可能包括H2S04:H202:H20(SPM)、 H20:HF:HN03、 H20:HF:H202、 RCA陽l 、 x%Br2:乙酸乙酯(ethyl acetate)(热)，x免l2:MeOH(热)、HF:CuS04NH40H:H202、 HF:HN03:H20、 COOHCOOH:H20、 HF:H202:HN03、 HF:H20，HF:HC1:H20、 HCl、 ％KOH、 ％NaOH、 H2S04、 CCl3COOC2H5、 HCOOH、 H3P04、 HF等。在该较佳实施例，金属层232是完全移除且不破坏高k电介质层224。 然而，如蚀刻的选择性不是足够高，可留下一未蚀刻的薄金属层232以保护 下面的高k电介质层224。在这种情况下，剩下的金属层232的厚度较佳的 少于2 nm，例如，约0.5 nm至约2nm之间，这样才不会对PMOS器件202 的功函数有实质影响。伪栅蚀刻后，移除光阻156。在可选择实施例中，如 多晶硅层134及其下方的高k电介质层224之间的蚀刻选择性够高，则不需 要光阻156。图7说明选择性移除在NMOS区100的伪栅，其包含多晶硅层134的至少一上部，其通过使用和图案化光阻256覆盖PMOS区200进行。在该较 佳实施例中，多晶硅层134是完全移除且不损害其下的金属层132。然而， 如蚀刻的选择性不是足够高，可留下一未蚀刻的薄多晶硅层134。在这种情 况下，剩下的多晶硅层134的厚度较佳的少于约10nm，例如，约lnm至约 5nm之间，更佳的是介于约lnm至2nm之间。然后移除光阻256。在可选 择实施例中，如多晶硅层134及其下方的金属层132之间的蚀刻选择性够高， 则不需要光阻256。参考图8，薄金属层60是全面形成。较佳的，金属层60由选自金属层 32同一类的一材料形成(参照图2)，该材料可是一中隙材料，或是具有一 接近硅导带的功函数的材料。示例材料包括钽或含钛材料，如TaC、 TaN、 TiN、 TaAlN、 TaSiN，以及其组合。金属层60的厚度较佳的小于2纳米。 更佳的，金属层60、 32由一相同材料形成。接下来，如图9所示，形成填满余下的开口的金属层62。示例材料包 括含钨材料，如钨及钨的氮化物；含钌材料，如钌和钌的氮氧化物；含钼材 料，如钼和钼的氮化物，以及其组合。金属层62的较佳功函数高于约5.0ev， 更佳的接近于硅的价带，为约5.2eV。金属层62可由PVD或可应用的CVD 方法形成。可选的，金属层62可包括3层，确定所生成的PMOS器件的功函数的 层62p作为阻挡层的层622，作为回流层的层623。层62i由与前段所述具 有实质相同高功函数的材料形成。阻挡层622可包括TiN、 TaN、 Ti、 Ta等。 阻挡层622的厚度较佳的介于约1 nm至约5nm之间。回流层623可包括铝， 钨等，并有低的熔化温度，以便其可回流而提高填隙能力。回流层623的形 成方法包括ALD、 PVD、 MOCVD等。在随后步骤，回流该回流层623。图10说明移除多余金属层60和62，其可由一CMP或湿蚀刻进行。ILD54 上的金属层60、 62部分被移除，其分别生成金属层160、 260，以及金属层 162、 262。因而形成NMOS 102和PMOS 202的栅。图11说明一形成ILD 70 和接点72后的结构。NMOS器件102的功函数主要取决于金属层132。在前端制程中，应用 热预算(如一源/漏极激活)。因此，高k电介质层124、 126相互混合，导 致一将金属层132的功函数降至硅的导带的充电效果。PMOS器件202的功函数主要取决于金属层262。有利的是，金属层的 260、 262在随后的热退火时形成合金，例如，在大约500。C至600。C时，其 退火可与回流层623的形成同时进行。合金的功函数甚至高于单独的金属层 260的功函数。因此，PMOS器件202的功函数也靠近硅的价带。图11框 架性的说明合金174 (作为金属层160和162的合金)和274 (金属层260、 262的合金)。典型的，热退火前，侧壁上的金属层160、 260比较薄而底 部的较厚。相应的，热退火后在底部的金属层160、 260仍可能保留部分， 而侧壁上的金属层160、 260部分则可充分合金化。实验结果揭示本发明的实施例已改善PMOS和NMOS器件的带缘功函 数。其中，NMOS器件的功函数为约4.05eV至约4.1eV， PMOS器件的功函 数为约5.1eV。该NMOS器件的平带电压转移向导带边缘，造成门限电压降 低。有利的是，先栅方式允许NMOS器件经受高热预算，造成高k电介质 层124、 126相互混合。在另一方面，PMOS器件的后栅方式，允许PMOS 器件的平带电压转向价带边缘。总体而言，PMOS和NMOS器件的平带电 压的间距扩大到约900毫伏或更高，且该等效电容的厚度可低至约14.2 A 至约14.5 A。另外，PMOS器件上的后栅方式导致PMOS器件沟道区的压縮应力增 加。模拟结果显示，应力显著增加，有时甚至超过1.3GPa，其依赖于SiGe 应力的增加高度。即使CESL240 (图4)未施加压縮和拉伸应力，也可以观 察到应力增加。虽然本发明及其优点已详细描述，应理解，不脱离所附权利要求书所定 义的本发明的精神和范围，可作出各种变化，替换和选择。而且，本申请的 范围并不局限于说明书中描述的该制程、机械、制造，及物质成分、装置、 方法和步骤的特定实施例。本领域的普通技术人员将自本发明的揭示中理解，与此处实施例描述执行实质相同的功能或获得相同的结果的制程、机械、 制造、物质成分、装置、方法、或步骤、现有或将被后续开发的，且根据本 发明被利用。相应的，后附权利要求包含其范围内的制程、机械、制造、物 质成分、装置、方法，或步骤。
权利要求
1. 一种半导体结构包含一半导体基板；一第一MOS器件，包含一第一栅；其中该第一栅包含一设于该半导体基板上的第一高k电介质；一设于该第一高k电介质上的第二高k电介质，其中该第一与第二高k电介质包含不同的材料；一设于该第二高k电介质上的第一金属层，其中该第一金属层具有一足够主导该第一MOS器件的一功函数的厚度；及一设于该第一金属层上的第二金属层，其中该第一与第二金属层包含不同的材料；及一第二MOS器件，包含一第二栅；其中该第二栅包含一设于该半导体基板上第三高k电介质，其中该第一与第三高k电介质包含相同的材料，并具有一大致相同的厚度；一设于该第三高k电介质上的第三金属层，其中该第三与第一金属层包含相同的材料；及一设于该第三金属层上的第四金属层，其中该第三与第四金属层包含不同的材料。
2. 根据权利要求l所述的半导体结构，其中该第一金属层具有一中隙 功函数，且其中该第四金属层具有接近硅的价带的功函数。
3. 根据权利要求l所述的半导体结构，其中该第二高k电介质材料包 含La。
4. 根据权利要求l所述的半导体结构，其中该第一栅进一步包含一介 于该第一与第二金属层间的多晶硅层。
5. 根据权利要求l所述的半导体结构，其中该第二栅进一步包含一介 于该第三高k电介质与第三金属层间的第五金属层，其中该第五金属层具有一小于主导该第二 MOS器件的一功函数所需厚度的厚度，且其中 该第五与第一金属层包含相同的材料。
6. 根据权利要求l所述的半导体结构，其中该第二与第三金属层分别 具有一小于主导该第一与第二 MOS器件的功函数所需厚度的厚度。
7. 根据权利要求l所述的半导体结构，其中该第四金属层包含 一第六金属层，具有一足以主导该第二 MOS器件的一功函数的厚度；一设于该第六金属层上阻挡层；及 一设于该阻挡层上的回流层。
8. 根据权利要求l所述的半导体结构，其中该第一栅进一步包含一设 于该第二金属层上的第七金属层，且其中该第七金属层包含与该第四金 属层相同的材料。
9. 一种半导体结构包含 一半导体基板；一NMOS器件，包含一第一栅；其中该第一栅包含一设于该半导体基板上的第一高k电介质；一设于该第一高k电介质上的第二高k电介质，其中该第一与第二高k电介质包含不同的材料；一设于该第二高k电介质上的第一金属层，其中该第一金属层具有一足够主导该NMOS器件的一功函数的厚度，且其中该第一 金属层有一中隙功函数；一设于该第一金属层上的第二金属层；及一设于该第二金属层上的第三金属层，其中该第三金属层具有 一接近硅的价带的功函数；及一PMOS器件，包含一第二栅；其中该第二栅包含该设于该半导体基板上第一高k电介质；该设于该第一高k电介质上的第二金属层，其中该第二栅中的第二金属层具有一底面，其较该第一栅中的第二金属层的一底面 低；及该设于该第二金属层上的第三金属层。
10. —种半导体结构包含一半导体基板；一设于该半导体基板上的第一高k电介质；一设于该第一高k电介质上的第二高k电介质，其中该第一与第 二高k电介质包含不同的材料；一设于该第二高k电介质上的第一金属层，其中该第一金属层具 有一中隙功函数；一设于该第一金属层上的多晶硅层；及一设于该多晶硅层上的第二金属层。
全文摘要
本发明涉及半导体器件，包含形成金属氧化物半导体(metal-oxide-semiconductor，简称MOS)器件的金属栅的混合方法。一半导体结构包含一具有一第一栅的第一MOS器件，及一个具有一第二栅的第二MOS器件。该第一栅包括一个设于一半导体基板上的第一高k电介质；一设于该第一高k电介质上的第二高k电介质；一设于该第二高k电介质上的第一金属层，其中该第一金属层主导该第一MOS器件的一功函数；及一设于该第一金属层上的第二金属层。该第二栅包括一设于该半导体基板上的第三高k电介质，其中该第一和第三电介质由相同的材料形成，并具有大致相同的厚度；一设于该第三电介质上的第三金属层，其中该第三金属层和第二金属层由相同的材料形成，并具有大致相同的厚度；及一设于该第三金属层上的第四金属层。
文档编号H01L29/78GK101533842SQ20081021402
公开日2009年9月16日 申请日期2008年8月22日 优先权日2008年3月12日
发明者侯永田, 徐鹏富, 李思毅, 梁孟松, 黄国泰 申请人:台湾积体电路制造股份有限公司