专利名称：一种沟槽型dmos管及其制备方法
技术领域：
本发明涉及集成电路制备，尤其涉及沟槽型匿os管及其制备方法。
背景技术：
MOS管为金属-氧化物-半导体场效应晶体管(Metal-Oxide-SemiconductorField
Effect Transistor)的简称，具有双扩散自对准结构的MOS管称为DMOS管。 匿OS器件是由成百上千的单一结构的匿OS单元所组成的。这些单元的数目是根
据一个芯片所需要的驱动能力所决定的，mros的性能直接决定了芯片的驱动能力和芯片面 积。对于一个由多个基本单元结构组成的匿os器件，其中一个最主要的考察参数是导通电 阻，用Rds(。ri表示。导通电阻是指在器件工作时，从漏极到源极的电阻。对于DMOS器件应尽 可能减小导通电阻，这是MOS工艺流程所追求的目标。当导通电阻很小时，匿OS器件就会
提供一个很好的开关特性，因为源极和漏极之间导通电阻小，则会产生较大的输出电流，从
而可以具有更强的驱动能力。通常来说，匿os管具有漏极击穿电压高，导通电阻小及电流
驱动能力高的特点，因而具有良好的开关性能。 如图1所示为现有技术中沟槽型匿OS管(双扩散自对准结构MOS管)的结构示 意图。101为背面金属层，102为衬底层N+， 103为外延层N-，400为P型本体区，在P型本 体区上形成了众多沟槽，在沟槽内的区域中通过SiOJ07将多晶硅105与沟槽隔开，多晶硅 105形成了栅区，在沟槽的两侧还形成了源区N+106，最上层是由金属铝108形成的源极。
沟槽型匿OS管的耐压主要与外延层的电阻率和厚度有关系。通常外延层的掺杂 浓度越低，厚度越厚，则耐压越高。而外延层掺杂浓度越低(电阻率越高)，厚度越厚都导致 导通电阻变大。现有技术的匿OS管中还无法实现在高耐压的情况下，同时将匿OS管的导 通电阻降低。
发明内容
本发明提供一种沟槽型匿OS管及其制备方法，能够解决现有技术无法同时实现 匿OS管耐高压和低导通电阻的问题。 为达到上述目的，本发明的实施例采用如下技术方案
—种沟槽型匿OS管的制备方法，包括 在衬底上沉积一层与所述衬底的导电类型相同的第一外延层； 在所述第一外延层上沉积一层与所述衬底的导电类型相同的第二外延层； 所述第二外延层的杂质离子浓度小于所述第一外延层。 本发明提供的沟槽型匿OS管的制备方法通过在衬底上沉积一层与所述衬底的导 电类型相同的第一外延层，并在所述第一外延层上沉积一层与所述衬底的导电类型相同的 第二外延层，且所述第二外延层的杂质离子浓度小于所述第一外延层，杂质离子浓度较高 的第一外延层使管子的导通电阻降低，杂质离子浓度较低的第二外延层使得管子能够承受 足够高的电压，从而实现了匿OS管在耐高压的前提下还降低了导通电阻。
本发明还提供了一种沟槽型匿0S管，能够解决现有技术无法同时实现匿0S管耐高压和低导通电阻的问题。 为达到上述目的，本发明的实施例采用如下技术方案
—种沟槽型DMOS管，包括 在衬底上有与所述衬底的导电类型相同的第一外延层； 在所述第一外延层上有与所述衬底的导电类型相同的第二外延层； 所述第二外延层的杂质离子浓度小于所述第一外延层。 本发明提供的沟槽型匿OS管，衬底上有与所述衬底的导电类型相同的第一外延层，并在所述第一外延层上还有与所述衬底的导电类型相同的第二外延层，且所述第二外延层的 杂质离子浓度小于所述第一外延层，杂质离子浓度较高的第一外延层使管子的导通电阻降低，杂质离子浓度较低的第二外延层使得管子能够承受足够高的电压，从而实现了匿OS管在耐高压的前提下还降低了导通电阻。
图1为现有技术的沟槽型匿OS管的结构示意图； 图2为本发明沟槽型匿OS管的制备方法的流程图； 图3为本发明实施例一 N沟道、沟槽型匿0S管的制备方法的流程图； 图4为本发明实施例沟槽型匿0S管的结构示意图； 图5为本发明沟槽型匿0S管的结构示意图。
具体实施例方式
本发明沟槽型匿0S管及其制备方法，能够解决现有技术在高耐压的情况下，无法同时将匿OS管的导通电阻降低的问题。 下面以沟槽型匿OS管及其制备方法为例，对本发明进行说明，应当明确，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。 如图2所示，本发明提供的沟槽型匿0S管的制备方法，包括 S201、在衬底上沉积一层与所述衬底的导电类型相同的第一外延层； S202、在所述第一外延层上沉积一层与所述衬底的导电类型相同的第二外延层，
且所述第二外延层的杂质离子浓度小于所述第一外延层。 本发明提供的沟槽型匿OS管的制备方法通过在衬底上沉积一层与所述衬底的导电类型相同的第一外延层，并在所述第一外延层上沉积一层与所述衬底的导电类型相同的第二外延层，且所述第二外延层的杂质离子浓度小于所述第一外延层，杂质离子浓度较高的第一外延层使管子的导通电阻降低，杂质离子浓度较低的第二外延层使得管子能够承受足够高的电压，实现了匿OS管在耐高压的前提下还降低了导通电阻。
实施例一 下面以N沟道、沟槽型匿OS管的制备方法为例对本发明进行说明。 如图3、图4所示，本发明提供的N沟道、沟槽型匿OS管的制备方法，包括
S301、衬底层的制备。 制备重掺杂砷的硅层，形成图4中所示的N+衬底层200。
S302、双层外延层的生长。 在N+衬底层402上通过LPCVD(低压化学气相沉积法)沉积一层轻掺杂磷的硅层，形成图4中所示的第一外延层431，即N-层，该层的厚度较薄。然后在第一外延层431的上面再通过LPCVD沉积一层轻掺杂磷的硅层，形成图4中所示的第二外延层432，也是N-层。与第二外延层432比较，第一外延层431所掺入的杂质磷的浓度更高，第二外延层432按常规制备沟槽型匿OS管的要求进行磷杂质掺杂。 将外延层分成两层分别进行沉积的目的是为了使第二外延层432仍然能够满足匿OS管耐高压的要求，同时还使得在同样的器件厚度的前提下，能够降低匿OS管的导通电阻。 S303、完成常规沟槽型匿OS管的本体区、栅极和源极的形成。 在这一步骤中，对第二外延层432以上的部分进行常规沟槽型匿OS管的制备。具体步骤如下 (1)在第二外延层432上生长氧化层，通过光刻，形成本体区404。 (2)在所述本体区404内扩散硼，形成P阱；在P阱内光刻形成沟槽，在沟槽中淀
积二氧化硅407 ;再淀积多晶硅405，并掺杂光刻多晶硅405，形成多晶硅栅区。 (3)在沟槽的两侧光刻形成源区406，在源区406注入磷或砷，并在沟槽的上表面
淀积介质层407'。 (4)对源区406进行退火增密，完成匿OS的源区的制备。 (5)光刻引线孔、溅射硅铝、光刻引线、金属化、钝化、光刻钝化孔。图4中所示的408为铝层，401为背面金属层。从衬底下的背面金属层401引出漏极D的引线，从多晶硅405引出栅极G的引线，从Al层408引出源极S的引线。 以上所述为制备N沟道、沟槽型匿OS管的过程，同样地，制备P沟道、沟槽型匿OS管也能够采用同样的方法，即通过在P+衬底上制备双层的P-外延层来实现本发明，要求上层外延层的杂质离子掺杂浓度比下层外延层的杂质离子掺杂浓度低。 本发明实施例提供的沟槽型匿OS管的制备方法通过在衬底上沉积一层与所述衬底的导电类型相同的第一外延层，并在所述第一外延层上沉积一层与所述衬底的导电类型相同的第二外延层，并且所述第二外延层的杂质离子浓度小于所述第一外延层，，由于第一外延层的杂质离子浓度高于外延层的正常杂质离子浓度，因而能够降低导通电阻，第二外延层的杂质离子浓度比第一外延层的杂质离子浓度低，电阻率较高，在相同的电压下结面处形成的电场较小，从而能够承受更高的电压，通过第一外延层和第二外延层的适当配合实现了匿OS管在耐高压的前提下还降低了导通电阻，从而能够更好地实现匿OS管的开关性能。由于匿OS管的导通电阻变小，即可实现器件面积的减小。 本发明还提供了一种沟槽型匿OS管，能够在实现高耐压的前提下降低匿OS管的导通电阻。 如图5所示，本发明沟槽型匿OS管，包括 在衬底502上有与所述衬底502的导电类型相同的第一外延层531 ; 在所述第一外延层531上有与所述衬底的导电类型相同的第二外延层532，并且所述第二外延层532的杂质离子掺杂浓度小于所述第一外延层531的杂质离子掺杂浓度。 本发明提供的沟槽型匿OS管，在衬底上有与所述衬底的导电类型相同的第一外
延层，并在所述第一外延层上还有与所述衬底的导电类型相同的第二外延层，且所述第二
外延层的杂质离子浓度小于所述第一外延层，杂质离子浓度较高的第一外延层使管子的
导通电阻降低，杂质离子浓度较低的第二外延层使得管子能够承受足够高的电压，实现了
匿0S管在耐高压的前提下还降低了导通电阻。 实施例二 下面以P沟道、沟槽型匿0S管为例，对本发明进行详细说明。 如图4所示，本实施例P沟道、沟槽型匿0S管包括背面金属层401、衬底层402、
第一外延层431、第二外延层432、以及常规沟槽型匿OS管的其它结构。 具体地，在背面金属层401上具有衬底层402，衬底层402由重掺杂硼的硅层形成，
通常称为P+层。 在衬底层402上有第一外延层431，由轻掺杂硼的硅层形成，通常称为P-层，在第 一外延层431上还有第二外延层432，也是由轻掺杂硼的硅层形成，与常规沟槽型匿OS管的 外延层的掺杂浓度相同，但比第一外延层的杂质掺杂浓度更低。 将外延层设置为两层的目的是为了使第二外延层432仍然能够满足匿OS管耐高 压的要求，同时还使得在同样的匿OS器件厚度的前提下，还能够降低匿OS管的导通电阻。
在外延层432上设置了常规沟槽型匿OS管的其它结构。即如图4所示的设置于 第二外延层432上的本体区404，为由掺杂了磷的硅形成，本体区404上有光刻形成的沟槽， 沟槽内生长了二氧化硅407 二氧化硅407上有由多晶硅405形成的栅区，在沟槽两侧还形 成了源区406，在沟槽的上方及两侧有介质层407'，整个管子的上方有溅射形成的金属铝 408。 以上所述为P沟道、沟槽型匿OS管结构，本发明还适用于N沟道、沟槽型匿OS管。 本发明另一实施例N沟道、沟槽型匿OS管，以N+层作为衬底层，掺杂浓度较低的N-层作为 第一外延层，比第一外延层的掺杂浓度更低的N-层作为第二外延层。 本发明提供的沟槽型匿OS管，在衬底上有与所述衬底的导电类型相同的第一外 延层，并在所述第一外延层上还有与所述衬底的导电类型相同的第二外延层，且所述第二 外延层的杂质离子浓度小于所述第一外延层，，由于第一外延层的杂质离子浓度高于外延 层的正常杂质离子浓度，因而能够降低导通电阻，第二外延层的杂质离子浓度比第一外延 层的杂质离子浓度低，电阻率较高，在相同的电压下结面处形成的电场较小，从而能够承受 更高的电压，通过第一外延层和第二外延层的适当配合实现了匿OS管在耐高压的前提下 还降低了导通电阻，从而能够更好地实现匿OS管的开关性能。由于匿OS管的导通电阻变 小，即可实现器件面积的减小。 以上所述，仅为本发明的具体实施方式
，但本发明的保护范围并不局限于此，任何 熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应 涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为 准。
权利要求
一种沟槽型DMOS管的制备方法，其特征在于，包括在衬底上沉积一层与所述衬底的导电类型相同的第一外延层；在所述第一外延层上沉积一层与所述衬底的导电类型相同的第二外延层；所述第二外延层的杂质离子浓度小于所述第一外延层。
2. 根据权利要求1所述的沟槽型匿0S管，其特征在于，所述在衬底上沉积一层与所述 衬底的导电类型相同的第一外延层具体为通过低压化学气相沉积法在衬底上沉积一层与所述衬底的导电类型相同的第一外延层。
3. 根据权利要求1所述的沟槽型匿0S管，其特征在于，在所述第一外延层上沉积一层 与所述衬底的导电类型相同的第二外延层具体为通过低压化学气相沉积法在所述第一外延层上沉积一层与所述衬底的导电类型相同 的第二外延层。
4. 根据权利要求1至3任一项所述的沟槽型匿0S管，其特征在于，所述衬底为掺杂了 砷的硅层。
5. 根据权利要求1至3任一项所述的沟槽型匿0S管，其特征在于，所述衬底为掺杂了 硼的硅层。
6. —种沟槽型匿0S管，其特征在于，包括 在衬底上有与所述衬底的导电类型相同的第一外延层； 在所述第一外延层上有与所述衬底的导电类型相同的第二外延层； 所述第二外延层的杂质离子浓度小于所述第一外延层。
7. 根据权利要求6所述的沟槽型匿0S管，其特征在于，所述衬底为掺杂了砷的硅层。
8. 根据权利要求6或7所述的沟槽型匿0S管，其特征在于，所述第一外延层和第二外 延层为掺杂了磷的硅层。
9. 根据权利要求6所述的沟槽型匿0S管，其特征在于，所述衬底为掺杂了硼的硅层。
10. 根据权利要求6或9所述的沟槽型匿0S管，其特征在于，所述第一外延层和第二外 延层为掺杂了硼的硅层。
全文摘要
本发明公开了一种沟槽型DMOS管及其制备方法，涉及集成电路制备，尤其涉及沟槽型DMOS管及其制备方法，为了解决现有技术无法同时实现DMOS管耐高压和低导通电阻的问题。沟槽型DMOS管的制备方法包括在衬底上沉积一层与所述衬底的导电类型相同的第一外延层；在所述第一外延层上沉积一层与所述衬底的导电类型相同的第二外延层；所述第二外延层的杂质离子浓度小于所述第一外延层。沟槽型DMOS管包括在衬底上有与所述衬底的导电类型相同的第一外延层；在所述第一外延层上有与所述衬底的导电类型相同的第二外延层；所述第二外延层的杂质离子浓度小于所述第一外延层。本发明适用于集成电路工艺中的DMOS管的制备。
文档编号H01L29/02GK101728270SQ200810224888
公开日2010年6月9日 申请日期2008年10月24日 优先权日2008年10月24日
发明者刘鹏飞, 张立荣, 方绍明, 王新强, 赵亚民, 陈勇, 陈洪宁 申请人:北大方正集团有限公司;深圳方正微电子有限公司