专利名称：Soi/cmos集成电路输出缓冲器的esd保护结构的制作方法
技术领域：
本实用新型涉及一种S0I/CM0S集成电路输出缓冲器的ESD保护结构， 属于绝缘体上硅(SOI， silicon-on-insulator) CMOS工艺的SOI / CMOS 集成电路设计技术领域。
背景技术：
SOI/CMOS集成电路中元件的全介质隔离彻底消除了体硅电路的闩锁 效应，同时具有寄生电容小、速度高、集成度高、工作温度范围广、抗辐 照能力强等优势，使其在空间辐射环境电子系统、强辐射环境战略武器的 大规模集成电路中得到重点应用。但是，静电放电(ESD， Electrostatic discharge)是影响SOI/CMOS集成电路可靠性的一个主要问题。由于制备 SOI/CMOS集成电路的材料、工艺与体硅电路不同，SOI材料的硅膜很薄， SOI器件埋氧层的低热导率(比硅小两个数量级)影响了保护器件的散热， 使其对积蓄的ESD能量的耗散能力非常之低，仅为体硅电路的1%。因此基 于SOI/CMOS工艺技术加工的集成电路的静电保护电路设计相比体硅电路 更难于实现，这是SOI/CMOS电路ESD水平难以提高的重要原因。
在已有技术中，如图1所示SOI/CMOS集成电路输出缓冲器的ESD保护 结构示意图中，无论输出端口对正电源VDD端(正、负脉冲)，还是输出端 口对负电源GND端(正、负脉冲)都是采用单个SOI二极管与多级SOI二 极管串联后再并联方式连接，利用SOI 二极管在ESD应力条件下的正向偏 置导通提供静电电流的泄放通路，从而起到电路输出缓冲器不被ESD应力 损伤的作用。在SOI/CMOS集成电路输出缓冲器中使用此SOI 二极管串联结 构，为满足电路常态工作时的漏电要求，至少需要十个或以上SOI二极管串 联，这将导致此结构的ESD保护电路在整个电路占用较大的版图面积，同 时这种串联SOI二极管结构的内阻难以控制，所以图l所示的ESD保护结 构基本不具有实际工程应用的价值。 发明内容本实用新型的目的在于克服上述不足之处，提供一种结构简单、版图
面积小、使用方便，可以提高S0I/CM0S集成电路输出引脚的ESD耐受水平， 使其达到2000v(HBM模型)或以上的S0I/CM0S集成电路输出缓冲器的ESD 保护结构。
按照本实用新型提供的技术方案，其主要包括正电源VDD、负电源GND、 输出压焊点、电阻REs。、 P-型衬底栅控二极管D1(简称栅控二极管D1)、 N-型衬底栅控二极管D2 (简称栅控二极管D2)。后级驱动器件-增强型P沟道 MOS场效应管(简称PMOS管)源端通过半导体材料金属铝(简称金属铝)连 接正电源VDD，后级驱动器件-增强型N沟道MOS场效应管(简称丽OS管) 源端通过金属铝连接负电源GND; PMOS管漏端与NMOS管漏端通过金属铝连 接形成输出连接端；正电源VDD通过金属铝连接栅控二极管D1的阴极，负 电源GND通过金属铝连接栅控二极管D2的阳极；栅控二极管Dl的阳极与 栅控二极管D2的阴极通过金属铝连接形成另一输出连接端，连接端同时与 输出缓冲器的输出压焊点通过金属铝连接；电阻resd—端通过金属铝与连 接端连接，另一端通过金属铝与另一连接端连接。
本实用新型与已有技术相比具有以下优点-
本实用新型结构简单，在SOI/CMOS集成电路中占用版图面积小，使 用方便；使用后可以将S0I/CM0S集成电路输出引脚的ESD耐受水平提高 至2000v(HBM模型)或以上水平，而没有使用本ESD保护结构的S0I/CM0S 集成电路输出引脚的ESD耐受水平仅仅在500v (HBM模型)左右。
图1为已有技术中SOI集成电路输出缓冲器的ESD保护结构示意图。 图2为本实用新型SOI集成电路输出缓冲器的ESD保护结构示意图。 图3为本实用新型电阻Res。在SOI集成电路版图中的应用示意图。 图4为本实用新型P-型衬底栅控二极管平面示意图。 图5为本实用新型P-型衬底栅控二极管剖面示意图。 图6为本实用新型N-型衬底栅控二极管平面示意图。 图7为本实用新型N-型衬底栅控二极管剖面示意图。
图8为本实用新型电阻ResD平面版图示意图。
具体实施方式
下面将结合附图对本实用新型的实施进行进一步描述
如图2、图3所示，包括正电源VDD、负电源GND、输出压焊点、电阻 RESD、 P-型衬底栅控二极管Dl(简称栅控二极管Dl)、 N-型衬底栅控二极管 D2(简称栅控二极管D2)、增强型P沟道M0S场效应管(简称PM0S管)及增 强型N沟道M0S场效应管(简称丽0S管)等。
后级驱动器件-增强型P沟道M0S场效应管(简称PM0S管)源端通过半 导体材料金属铝(简称金属铝)连接正电源VDD，后级驱动器件-增强型N 沟道M0S场效应管(简称丽0S管)源端通过金属铝连接负电源GND; PM0S 管漏端与丽0S管漏端通过金属铝连接形成输出连接端201;正电源VDD通 过金属铝连接栅控二极管Dl的阴极，负电源GND通过金属铝连接栅控二极 管D2的阳极;栅控二极管Dl的阳极与栅控二极管D2的阴极通过金属铝连 接形成另一输出连接端202，连接端202同时与输出缓冲器的输出压焊点 通过金属铝连接；电阻RESD—端通过金属铝与连接端201连接，另一端通 过金属铝与另一连接端202连接。
如图4、图5所示，所述P-型衬底栅控二极管包括N+扩散区1、 P+扩 散区2、 P-阱3、 P0LY栅4、 B0X埋氧层5、衬底6及sio2隔离岛7。 P-阱 3位于N+扩散区1与P+扩散区2中间，BOX埋氧层5在SOI材料制备过程 中生长于衬底6之上，N+扩散区1、 P+扩散区2、 P-阱3及sio2隔离岛7 通过S0I器件工艺制备技术形成在BOX埋氧层5之上；P0LY栅4在S0I器 件形成工艺过程中制作在P-阱3之上；Si02隔离岛7包围P+扩散区2。
如图6、图7所示，所述N-型衬底栅控二极管包括P+扩散区8、 N+扩 散区9、 N-阱10、 POLY栅ll、 B0X埋氧层12、衬底13及sio2隔离岛14。 N-阱10位于P+扩散区8与N+扩散区9中间，BOX埋氧层12在S0I材料制 备过程中生长于衬底13之上，P+扩散区8、 N+扩散区9、 N-阱10及sio2 隔离岛14通过S0I器件工艺制备技术形成在BOX埋氧层12之上；P0LY栅 11在S0I器件形成工艺过程中制作在N-阱10之上；Si02隔离岛14包围 N+扩散区9。
如图8所示，包括电阻REs。15、接触孔16及金属铝连线17等。所述电阻REs。15由多晶电阻或扩散电阻形成。电阻R^15两端分别通过接触孔 16与金属铝连线17连接。
本实用新型工作过程及工作原理
当ESD应力施加到输出引脚上的时候，本实用新型利用电阻Res。可以 对超大静电放电电流起到降压、限流作用，阻止瞬间超大静电放电电流作 用到输出缓冲器中的驱动器件PMOS管及丽0S管上，用来减缓来自输出缓 冲器输出压焊点的ESD应力对这些器件的作用强度，从而减少ESD应力对 它们的损伤，提高输出引脚的ESD耐受水平。
电阻Resd由多晶电阻或扩散电阻(N+扩散/P+扩散)形成，电阻阻值控制 在20欧姆 2000欧姆范围。
REs。电阻的平面图如图8。该电阻版图绘制宽度要求》8微米，电阻版 图绘制长度根据电阻值计算得到。电阻两端使用的接触孔大小尺寸为 0. 8umx0. 8um，每端至少使用4个接触孔，再通过使用金属铝连线分别连接 至PMOS管、丽OS管输出漏端和输出缓冲器的输出压焊点。
权利要求1、一种SOI/CMOS集成电路输出缓冲器的ESD保护结构，其特征是增强型P沟道MOS场效应PMOS管源端通过半导体金属铝连接正电源(VDD)，增强型N沟道MOS场效应NMOS管源端通过半导体金属铝连接负电源(GND)；增强型P沟道MOS场效应PMOS管漏端与增强型N沟道MOS场效应NMOS管漏端通过金属铝连接形成输出连接端(201)；正电源(VDD)通过金属铝连接P-型衬底栅控二极管(D1)的阴极，负电源(GND)通过金属铝连接N-型衬底栅控二极管(D2)的阳极；P-型衬底栅控二极管(D1)的阳极与N-型衬底栅控二极管(D2)的阴极通过金属铝连接形成另一输出连接端(202)，连接端(202)同时与输出缓冲器的输出压焊点通过金属铝连接；电阻(RESD)一端通过金属铝与连接端(201)连接，另一端通过金属铝与连接端(202)连接。
2、 根据权利要求1所述的S0I/CM0S集成电路输出缓冲器的ESD保护 结构，其特征是所述P-型衬底栅控二极管包括N+扩散区(1)、 P+扩散区(2)、 P-阱(3)、 P0LY栅(4)、 B0X埋氧层(5)、衬底(6)及sio2隔离 岛(7)， P-阱(3)位于N+扩散区(1)与P+扩散区(2)中间，B0X埋氧 层(5)生长于衬底(6)之上，N+扩散区(1)、 P+扩散区(2)、 P-阱(3) 及sio2隔离岛(7)形成在BOX埋氧层(5)之上；P0LY栅(4)在P-阱(3) 之上；Si02隔离岛(7)包围P+扩散区(2)。
3、 根据权利要求1所述的S0I/CM0S集成电路输出缓冲器的ESD保护 结构，其特征是所述N-型衬底栅控二极管包括P+扩散区(8)、 N+扩散区(9)、 N-阱(10)、 P0LY栅(11)、 B0X埋氧层(12)、衬底(13)及sio2 隔离岛(14)， N-阱(10)位于P+扩散区(8)与N+扩散区(9)中间，BOX 埋氧层(12)生长于衬底(13)之上，P+扩散区(8)、 N+扩散区(9)、 N-阱(10)及sio2隔离岛(14)形成在B0X埋氧层(12)之上；P0LY栅(11) 在N-阱(10)之上；Si02隔离岛(14)包围N+扩散区(9)。
4、 根据权利要求1所述的S0I/CM0S集成电路输出缓冲器的ESD保护 结构，其特征是所述电阻REs。 (15)为多晶电阻或扩散电阻。
5、根据权利要求4所述的S0I/CM0S集成电路输出缓冲器的ESD保护 结构，其特征是所述电阻RESD (15)两端分别通过接触孔(16)与金属 铝连线(17)连接。
专利摘要本实用新型涉及一种SOI/CMOS集成电路输出缓冲器的ESD保护结构，特征是PMOS管源端通过半导体金属铝连接正电源VDD，NMOS管源端通过金属铝连接负电源GND；PMOS管漏端与NMOS管漏端通过金属铝连接形成输出连接端；正电源VDD通过金属铝连接P-型衬底栅控二极管的阴极，负电源GND通过金属铝连接N-型衬底栅控二极管的阳极；P-型衬底栅控二极管的阳极与N-型衬底栅控二极管的阴极通过金属铝连接形成另一输出连接端，连接端同时与输出缓冲器的输出压焊点通过金属铝连接。本实用新型结构简单，在SOI/CMOS集成电路中占用版图面积小，使用方便；使用后可以将SOI/CMOS集成电路输出引脚的ESD耐受水平提高至2000v(HBM模型)或以上水平。
文档编号H01L27/12GK201252102SQ20082018540
公开日2009年6月3日 申请日期2008年9月4日 优先权日2008年9月4日
发明者静 罗, 薛忠杰 申请人:中国电子科技集团公司第五十八研究所