半导体构造、形成多条线的方法及借助单个光掩模形成高密度结构及低密度结构的方法

专利名称：半导体构造、形成多条线的方法及借助单个光掩模形成高密度结构及低密度结构的方法
技术领域：
半导体构造、形成多条线的方法及借助单个光掩模形成高密度结构及低密度结构 的方法。
背景技术：
制作集成电路常常利用光刻来界定结构。具体来说，使辐射通过光掩模以将所述 辐射图案化成光及阴影区域。经图案化的辐射用于将暴露图案赋予给光敏材料(光致 抗蚀剂)。接着使所述光致抗蚀剂经受显影溶液。所述显影溶液相对于所述抗蚀剂的 暴露到阴影的区域选择性地移除暴露到光的区域或反之亦然(取决于所述光致抗蚀剂 是正性抗蚀剂还是负性抗蚀剂)，且因此将暴露图案转变成形成于所述光致抗蚀剂中 的物理图案。
应注意，光掩模可替代地称为光罩。历史上，术语光掩模与光罩之间已存在某一 区别(其中术语光掩模是指形成跨越衬底整体延伸的图案的掩模，而术语光罩是指形
成仅部分地跨越衬底延伸的图案的掩模)，但所述区别在所述术语的现代用法中已变 得模糊。因此，术语光掩模及光罩在本发明中可互换使用来指代可形成跨越衬底整体 或跨越衬底的仅一部分延伸的图案的掩模。
集成电路可包括堆迭于半导体衬底上方的多个结构层级。集成电路还可包括形成 于每一层级内的各种不同的结构。可利用众多光掩模来形成层级内的不同的结构及形 成不同的层级。每次将新光掩模引入到制作序列中时存在未对准的风险。此外，存在 与每一光掩模相关联的过程时间，此减慢了制作过程的总生产量。
半导体制作的持续的目标是减少光掩蔽步骤以避免掩模未对准并改进生产量。
现有技术的另一方面是非易失性装置(快闪)可用于集成电路的众多存储器及逻 辑应用中。术语"快闪"在历史上是指用辐射闪光编程的特定非易失性装置。所述术 语对于利用控制栅极及浮动栅极的任一非易失性结构已变得通用，且在本发明通篇中 将与此通用意义一起使用。
需要开发用于形成快闪的经改进方法，且使此类方法仅利用一个光掩蔽步骤来图 案化多个不同的结构
发明内容


图1是半导体晶片在实施例的处理阶段处的一对部分的示意性横截面视图。 图2是继图1的处理阶段之后的处理阶段处所示的图1的部分的视图。 图3是继图2的处理阶段之后的处理阶段处所示的图1的部分的视图。 图4是继图3的处理阶段之后的处理阶段处所示的图1的部分的视图。 图5是继图4的处理阶段之后的处理阶段处所示的图1的部分的视图。 图6是继图5的处理阶段之后的处理阶段处所示的图1的部分的视图。 图7是继图6的处理阶段之后的处理阶段处所示的图1的部分的视图。 图8是继图7的处理阶段之后的处理阶段处所示的图1的部分的视图。 图9是继图8的处理阶段之后的处理阶段处所示的图1的部分的视图。 图10是继图9的处理阶段之后的处理阶段处所示的图1的部分的视图。 图11是计算机实施例的示意图。图12是显示图11计算机实施例的主板的特定特征的框图。 图13是电子系统实施例的高级框图。 图14是存储器装置实施例的简化框图。
具体实施方式
在一些实施例中，沿牺牲材料形成聚合物间隔件，且接着移除所述牺牲材料以留 下所述间隔件作为用于图案化一种或一种以上下伏材料的双间距掩模。在一些实施例 中，将牺牲材料提供为窄块及宽块，且将聚合物形成为在所述宽块上方比在所述窄块 上方厚。利用所述聚合物的此厚度差由沿所述窄块的聚合物间隔件同时形成双间距图 案及由沿所述宽块的聚合物形成单间距图案。参照图l-10描述实例性实施例。参照图l,图解说明半导体晶片IO的若干部分。将所述部分标记为12及14。部 分12可对应于存储器阵列区域，且具体来说可对应于其中将要制作密集堆填的存储器 结构的区域。部分14可对应于在所述存储器阵列区域外围的区域，且可对应于其中将 要制作逻辑电路及/或传感器电路的区域。制作于部分14内的电路可不如制作于部分 12内的存储器电路堆填得密集。晶片IO包括半导体基底16，举例来说，所述半导体基底可包括单晶硅、基本上 由单晶硅组成或者由单晶硅组成。为了帮助解译以上权利要求书，术语"半导电衬底"、 "半导体构造"及"半导体衬底"意指包括半导电材料的任何构造，所述半导电材料 包含但不限于例如半导电晶片(单独地或以包括其它材料的组合件形式)的体半导电 材料及半导电材料层(单独地或以包括其它材料的组合件形式)。术语"衬底"指代 任何支撑结构，包含但不限于上文所述的半导电衬底。虽然将基底16显示为同质的，但在其它实施例中所述基底可包括众多层。例如，基底16可对应于含有与集成电路制 作相关联的一个或一个以上层的半导体衬底。在此类实施例中，所述层可对应于金属 互连层、势垒层、扩散层、绝缘体层等中的一者或一者以上。栅极电介质18跨越基底16延伸。将栅极电介质18显示为单个同质层，但在其 它实施例中其可包括多个层。举例来说，栅极电介质18可包括二氧化硅、基本上由二 氧化硅组成或者由二氧化硅组成。导电浮动栅极材料20跨越栅极电介质18延伸。将浮动栅极材料20显示为单个 同质层，但在其它实施例中其可包括多个层。举例来说，浮动栅极材料20可包括金属 (例如，钨、钛等)、含金属组合物(例如，金属硅化物、金属氮化物等)及经导电 掺杂的半导体材料(例如，经导电掺杂的硅)中的一者或一者以上、基本上由所述一 者或一者以上组成或者由所述一者或一者以上组成。栅极间介电材料22跨越浮动栅极材料20延伸。将栅极间介电材料22显示为单 个同质层，但在其它实施例中其可包括多个层。举例来说，栅极间介电材料22可包括 位于一对二氧化硅层之间的一层氮化硅(所谓的ONO堆迭)。导电控制栅极材料24跨越栅极间介电材料22延伸。将控制栅极材料24显示为 单个同质层，但在其它实施例中其可包括多个层。举例来说，控制栅极材料24可包括 金属(例如，钨、钛等)、含金属组合物(例如，金属硅化物、金属氮化物等)及经 导电掺杂的半导体材料(例如，经导电掺杂的硅)中的一者或一者以上、基本上由所 述一者或一者以上组成或者由所述一者或一者以上组成。电绝缘帽材料26跨越控制栅极材料24延伸。将绝缘帽材料26显示为单个同质 层，但在其它实施例中其可包括多个层。举例来说，绝缘帽材料26可包括二氧化硅、 氮化硅及氧氮化硅中的一者或一者以上、基本上由所述一者或一者以上组成或者由所 述一者或一者以上组成。掩蔽层28跨越绝缘帽材料26延伸且在所示实施例中与所述绝缘帽材料的上表面 直接物理接触。举例来说，掩蔽层28可包括碳、基本上由碳组成或者由碳组成。例如， 掩蔽层28可由透明碳或无定形碳组成。蚀刻停止件30 (其还可称为势垒)跨越掩蔽层28延伸。蚀刻停止件30包括可将 蚀刻停止件30上面的材料选择性地蚀刻到的组合物。在一些实施例中可省略所述蚀刻 停止件，例如在位于掩蔽层28上方的材料具有可相对于掩蔽层28选择性地蚀刻的组 合物的情况下。在一些实施例中，所述蚀刻停止件可包括硅、二氧化硅或氮化硅、基 本上由硅、二氧化硅或氮化硅组成或者由硅、二氧化硅或氮化硅组成。如果所述蚀刻 停止件包括二氧化硅，那么其可通过沉积由四乙基原硅酸盐(TeOS)形成。掩蔽层32跨越蚀刻停止件30延伸。掩蔽层32可包括含氧材料及或含氮材料。 例如，掩蔽层32可包括二氧化硅、氮化硅或氧氮化硅、基本上由二氧化硅、氮化硅或 氧氮化硅组成或者由二氧化硅、氮化硅或氧氮化硅组成。掩蔽层32可包括可将聚合物 (下文所论述)选择性地蚀刻到的组合物。掩蔽材料34位于掩蔽层32上方。将掩蔽材料34图案化成掩蔽元件36、 38及40。 在图1的横截面视图中，掩蔽元件36及38比掩蔽元件40窄。掩蔽元件36及38可被 视为第一掩蔽元件的实例，而掩蔽元件40是第二掩蔽元件的实例。在所示实施例中， 图解说明了三个掩蔽元件，其中所述掩蔽元件中的两者与部分12的存储器阵列区域相 关联且所述掩蔽元件中的一者与部分14的外围区域相关联。在其它实施例中，多于一 个掩蔽元件可与部分14相关联，且一个元件或多于两个元件可与部分12相关联。此 外，与部分14相关联的元件中的一者或一者以上可为窄的，且与部分12的元件中的 一者或一者以上可为宽的。然而，具有与部分12相关联的窄元件的所示实施例可有利 地形成存储器阵列的密集堆填的元件，如下文更详细地论述。掩蔽材料34可包括任一适合材料，且可(举例来说)包括光致抗蚀剂、硅或碳、 基本上由光致抗蚀剂、硅或碳组成或者由光致抗蚀剂、硅或碳组成。如果材料34包括 光致抗蚀剂，那么可通过光刻处理将其图案化成掩蔽元件36、 38及40。具体来说， 可跨越掩蔽材料32形成一层材料34，将其暴露到用光掩模图案化的辐射且接着将其 显影以留下保留下来的元件36、 38及40。如果材料34包括硅或碳，那么可通过以下 步骤将其图案化首先在所述硅或碳上方形成以光刻方式图案化的光致抗蚀剂、接着 借助蚀刻将图案从所述光致抗蚀剂转移到所述硅或碳且最终移除所述光致抗蚀剂以留 下所述硅或碳的元件36、 38及40。不论元件36、 38及40是对应于以光刻方式图案 化的光致抗蚀剂还是对应于通过从以光刻方式图案化的光致抗蚀剂转移图案而图案化 的材料，元件36、 38及40均可被视为用单个光掩蔽步骤图案化。或者，元件36及 38可在一个步骤中被图案化，而元件40在不同的步骤中被图案化。虽然显示掩蔽材料34被图案化成位于部分14的外围区域及部分12的存储器阵 列区域上方的元件，但在其它实施例中所述掩蔽材料可被图案化成仅位于部分12及 14中的一者上方的元件。举例来说，可将掩蔽材料图案化成仅位于所述存储器阵列区 域上方的元件，可利用下文描述的间距加倍程序来在所述存储器阵列区域上方形成高 度集成的结构。晶片10的各种材料及层可被视为一起对应于半导体构造或组合件。例如，基底 16连同层及材料18、 20、 22、 24、 26、 28、 30及32可被视为对应于半导体构造；且 材料34可被视为跨越此半导体构造形成的经图案化的掩模。作为另一实例，基底16 以及材料及层18、 20、 22、 24及26可被视为对应于半导体组合件，且保留下来的材 料及层可被视为形成于此组合件上方。可将图1的材料18、 20、 22、 24及26图案化成快闪栅极(如以下所描述)。在 其它实施例中，可替代地或另外地给材料18、 20、 22、 24及26提供其它材料；及/ 或可省略材料18、 20、 22、 24及26中的一者或一者以上。此外，虽然显示材料18、 20、 22、 24及26跨越晶片10的部分12及14两者延伸，但在其它实施例中，跨越部 分14延伸与跨越部分12延伸的材料可不同。可将掩蔽材料28、 32及34称为第一、第二及第三掩蔽材料以将其彼此区分开。元件36、 38及40分别包括顶表面33、 37及41;且分别包括侧壁表面35、 39及 43。元件36及38在所示横截面中可具有约50 nm的实例性宽度，且可彼此间隔约150 nm的实例性距离。
参照图2，在掩蔽材料32上方且跨越元件36、 38及40形成聚合材料42。所述 聚合材料跨越元件36、 38及40的侧壁表面35、 39及43延伸，且还在所述元件的顶 表面33、 37及41上方延伸。将所述聚合材料形成为在宽元件40上方比在窄元件36 及38上方厚。在一些实施例中，此厚度差由用于形成所述聚合材料的沉积条件产生， 而非由除所述沉积以外的处理步骤产生。在一些实施例中(下文所论述)，利用元件 40上方相对于元件36及38上方的聚合物厚度的差由元件36及38形成双间距掩模， 而由元件40形成单间距掩模。在其它实施例中，所述单间距掩模可经形成而具有不同 于所述双间距掩模的掩蔽，且位于所述元件上方的聚合材料的厚度可不那么重要。
聚合材料42的沉积可利用在处理室内的沉积及蚀刻序列。所述序列的沉积部分 可利用C2H4、 CH4及CH3R (其中R是任一含碳材料)等中的一者或一者以上。可用 低功率(从约400瓦到约800瓦的功率)及高压力(至少约200毫托的压力)实施所 述沉积。在所述室内施加的射频(RF)可高于2兆赫，且在一些实施例中可高于60 兆赫。可用CH3F及CF4中的一者或两者来实施所述序列的蚀刻部分。可在低压力(小 于或等于IOO毫托的压力)及高功率(从约1200瓦到约1600瓦的功率)下实施所述 蚀刻。在所述蚀刻期间在所述室内施加的RF可从约2兆赫到约30兆赫。可循环所述 序列的沉积及蚀刻直到将聚合物42形成为所需的厚度。所述沉积及蚀刻可将聚合材料 42形成为包括碳及氢、基本上由碳及氢组成或由碳及氢组成；或者形成为包括碳、氢 及氟、基本上由碳、氢及氟组成或由碳、氢及氟组成。
可在元件36及38上方且沿其将层42形成为约50 nm的厚度。
参照图3，各向异性地蚀刻聚合材料42以沿掩蔽元件36的侧壁35形成侧壁间隔 件44、以沿掩蔽元件38的侧壁39形成侧壁间隔件46及以沿掩蔽元件34的侧壁43 及顶部41留下外壳48。所述蚀刻还形成延伸到材料32的间隙45。在一些实施例中， 材料32可被视为半导体衬底的一部分，且因此所述间隙可被视为延伸到所述半导体衬 底。
外壳48的沿侧壁43的部分可被视为侧壁间隔件，而所述外壳的位于表面41上 方的一部分可被视为保护帽。如上文参照图2所论述，最初将聚合材料42形成为在较 宽元件40上方比在窄元件36及38上方厚。所述各向异性蚀刻已实施达暴露窄掩蔽元 件36及38的表面33及37同时在掩蔽元件34上方留下保护帽的持续时间。可利用来 自用于形成聚合材料42的序列的蚀刻条件来实施所述各向异性蚀刻。因此，所述各向 异性蚀刻可利用CH3F及CF4中的一者或两者；可在小于或等于100毫托的压力下实 施；且用从约1200瓦到约1600瓦的功率同时从约2兆赫到约30兆赫的RF来施加。
所述各向异性蚀刻可以是干蚀刻。
元件36、 38及40连同聚合材料42可被视为对应于三个 蔽结构50、 52及54。此类掩蔽结构可被视为包括对应于材料34的核心材料及对应于材料42的外围材料。 因此，掩蔽结构50包括核心材料34及对应于间隔件44的外围材料；且掩蔽结构52 包括核心材料34及对应于间隔件46的外围材料。类似地，掩蔽结构54包括核心材料 34及对应于沿所述核心材料的顶部及侧壁延伸的外壳48的外围材料。
掩蔽结构50及52可被视为窄掩蔽结构，而掩蔽结构54可被视为宽掩蔽结构。 所述宽掩蔽结构可以是所述窄掩蔽结构的至少两倍宽。所述窄掩蔽结构可被视为对应 于所有窄掩蔽结构的第一群组的一部分，而所述宽掩蔽结构可被视为对应于所有宽掩 蔽结构的第二群组的一部分。因此，所述窄掩蔽结构可被视为表示对应于第一掩蔽结 构的群组，而所述宽掩蔽结构表示对应于第二掩蔽结构的群组。所述第一掩蔽结构的 外围及核心材料可称为第一外围及核心材料，而所述第二掩蔽结构的外围及核心材料 可称为第二外围及核心材料。所述第一外围材料不跨越所述第一核心材料的顶部延伸 (如表示性第一掩蔽结构50及52中所示)，而所述第二外围材料不跨越所述第二核 心材料的顶部延伸(如表示性第二掩蔽结构54中所示)。
参照图4，移除结构50及52 (图3)的暴露的材料34以留下间隔件44及46保 留作为间隔开的窄掩模60。结构54的材料34及外壳48保留下来作为宽掩模62。所 述窄掩模及宽掩模可用于图案化下伏于所述掩模下的材料中的线，且可因此分别称为 窄线图案及宽线图案。窄掩模60对应于相对于用于产生所述掩模的掩蔽元件36及38 (图l)的间距的双间距图案，而宽掩模60对应于相对于用于产生所述掩模的掩蔽元 件40(图1)的间距的单间距图案。因此，窄掩模60可被视为对应于高密度结构图案， 而宽掩模62可被视为对应于低密度结构，其中术语"低密度"及"高密度"相对于彼 此用于指示使用掩模60所形成的结构图案比使用掩模62的结构图案的密度高。在一 些实施例中，掩模60可被视为对应于第一结构图案，而掩模62对应于第二结构图案。
借助相对于聚合材料42对材料34具有选择性的条件从间隔件44及46之间移除 材料34，所述条件还可相对于材料32对材料34具有选择性。术语"选择性"意指所 述条件以比材料42高的速率移除材料34，所述条件可包含但不限于相对于材料42对 材料34具有100%的选择性的条件。在其中材料34包括光致抗蚀剂的实施例中，可 借助显影溶液及/或借助蚀刻来移除材料34。在一些实施例中，可通过第一毯覆层暴露 于辐射且随后暴露于显影剂；使用基于02的化学品的选择性干蚀刻及基于溶剂的湿蚀 刻而相对于聚合材料42选择性地移除抗蚀剂来实现所述光致抗蚀剂的移除。
用于从结构50及52 (图3)移除材料34的条件因跨越结构34的材料延伸并保 护其不受此类条件的影响的保护帽而不从结构54移除材料。
图4的结构可被视为包括对应于基底16连同材料以及层18、 20、 22、 24、 26、 28、 30及32的半导体衬底；且被视为包括位于所述衬底上方的掩蔽结构60及62。掩 蔽结构60可被视为第一掩蔽结构，其基本上由对应于聚合物42的第一组合物组成或 由所述第一组合物组成。掩蔽结构62可被视为第二掩蔽结构，其包括对应于材料34 的组合物的第二组合物核心且还包括所述第二组合物核心周围的第一组合物外壳。所
15述第二掩蔽结构在所示横截面视图中具有为所述第一掩蔽结构的宽度的至少两倍的宽 度，且可具有为所述第一掩蔽结构的宽度的至少三倍、所述第一掩蔽结构的宽度的至 少四倍的宽度等。所述第二掩蔽结构与所述第一掩蔽结构的宽度的比率越大，用所述 第一掩蔽结构图案化的装置相对于用所述第二掩蔽结构图案化的装置中所实现的集成 电路密度的差即越大。所述第一掩模结构可被视为具有相对于所述第二掩蔽结构的间 距加倍的间距。
参照图5，借助蚀刻将窄及宽线图案60及62转移到掩蔽材料32。此蚀刻可相对 于蚀刻停止件30对材料32具有选择性。在一些实施例中，材料32可包括氮化硅或氧 氮化硅、基本上由氮化硅或氧氮化硅组成或者由氮化硅或氧氮化硅组成且所述蚀刻停 止件可基本上由硅或二氧化硅组成或者由硅或二氧化硅组成。在其它实施例中，材料 32可包括二氧化硅、基本上由二氧化硅组成或者由二氧化硅组成且所述蚀刻停止件可 基本上由硅组成或者由硅组成。到材料32中的蚀刻将相对于材料42对材料32具有选 择性，但可具有足够低的选择性以致移除可观量的材料42。如果材料32包括Si02、 氧氮化硅或氮化硅，那么所述蚀刻可利用CH3F、 CF4及/或CH2F"且如果材料32由 硅组成，那么所述蚀刻可利用HBr/CI2。
当在掩模处于适当位置中时利用大致各向异性蚀刻来蚀刻下伏材料时，图案被视 为从所述掩模被转移到所述下伏材料。如果所述蚀刻是完全地各向异性，那么所述下 伏材料将被图案化成如下特征其具有和所述特征上面的掩蔽结构的宽度一样的宽度 (在蚀刻程序的公差内)。如果所述蚀刻主要为各向异性，那么所述下伏材料将被图 案化成如下特征其具有与所述特征上面的掩蔽结构的宽度近似的宽度。
参照图6，移除材料34及42 (图5)以留下仅包括材料32的窄及宽线图案60及 62。如果材料34是光致抗蚀剂或碳且材料42是有机聚合物，那么可利用通常称为灰 化的工艺在暴露到02的情况下来实现材料34及42的移除。在一些实施例中，材料 34及42中的一者或两者不被移除，而是在后续处理期间保留下来作为窄及宽掩模60 及62的一部分。例如，如果材料34包括硅，那么其可保留下来作为宽线图案的一部 分。
参照图7，借助蚀刻将窄及宽线图案60及62转移到势垒材料30中。如果势垒材 料30由硅组成，那么所述蚀刻可利用HBr/CI2;且如果所述势垒材料由氮化硅组成， 那么所述蚀刻可利用CH3F/CF4。
参照图8，借助蚀刻将窄及宽线图案60及62转移到材料28中。如果材料28包 括透明碳，那么所述蚀刻可利用S02/02、 HBr/02及CV02中的一者或一者以上。
参照图9，借助一个或一个以上蚀刻将窄及宽线图案60及62转移到材料18、 20、 22、 24及26中。穿过26的蚀刻可利用还从材料28上方移除材料30及32 (图8)的 条件。材料18、 20、 22到24及26在晶片10的部分12内形成多个窄的密集堆填的快 闪栅极结构70且在晶片10的部分14内形成宽快闪栅极结构72。快闪栅极结构70具 有和材料28的窄线图案60的宽度大致一样的宽度，而快闪栅极结构72具有和材料28的宽线图案62的宽度大致一样的宽度。所述快闪栅极结构的宽度可在上覆掩蔽线
图案的宽度的百分之五内，且在一些实施例中可和上覆掩蔽线图案的宽度一样。
参照图10，移除材料28 (图9)以留下快闪栅极结构70及72。可通过暴露到 02来移除材料28。显示源极/漏极区域80、 82、 84、 86、 88、卯及92邻近所述快闪 栅极结构形成。可通过将恰当的导电率增强掺杂剂植入到半导体基底16中来形成所述 源极/漏极区域。
图10的快闪结构可并入到电子系统中，且可(举例来说)用于NAND或NOR 单元中。
图11图解说明计算机系统400的实施例。计算机系统400包含监视器401或其 它通信输出装置、键盘402或其它通信输入装置及主板404。主板404可携载微处理 器406或其它数据处理单元及至少一个存储器装置408。存储器装置408可包括存储 器单元阵列，且此阵列可与寻址电路耦合以存取所述阵列中的个别存储器单元。此外， 所述存储器单元阵列可耦合到读取电路以从所述存储器单元读取数据。可利用寻址及 读取电路以在存储器装置408与处理器406之间传送信息。此图解说明于图12中所示 的主板404的框图中。在此框图中，将所述寻址电路图解说明为410而将所述读取电 路图解说明为412。
处理器装置406可对应于处理器模块，且与所述模块一起使用的相关联存储器可 包括快闪结构。
存储器装置408可对应于存储器模块，且可包括快闪存储器。 图13图解说明电子系统700的高级组织的简化框图。系统700可对应于(举例 来说)计算机系统、过程控制系统、或采用处理器及相关联存储器的任一其它系统。 电子系统700具有功能元件，包含处理器702、控制单元704、存储器装置单元706 及输入/输出(I/O)装置708 (应理解，在各种实施例中，所述系统可具有多个处理器、 控制单元、存储器装置单元及/或I/0装置)。通常，电子系统700将具有本机指令集， 所述本机指令集规定处理器702对数据所实施的操作及处理器702、存储器装置单元 706与I/O装置708之间的其它相互作用。控制单元704通过连续循环通过致使指令 从存储器装置706被提取并执行的一组操作来协调处理器702、存储器装置706及I/O 装置708的所有操作。存储器装置706可包含快闪存储器，例如快闪卡。
图14是电子系统800的简化框图。系统800包含存储器装置802，所述存储器装 置具有存储器单元阵列804、地址解码器806、行存取电路808、列存取电路810、用 于控制操作的读取/写入控制电路812及输入/输出电路814。存储器装置802进一步包 含电力电路816及传感器820，例如，用于确定存储器单元是处于低阈值传导状态中 还是处于高阈值非传导状态中的电流传感器。所图解说明的电力电路816包含电源电 路880、用于提供参考电压的电路882、给第一字线提供脉冲的电路884、给第二字线 提供脉冲的电路886及给位线提供脉冲的电路888。系统800还包含处理器822或用 于存储器存取的存储器控制器。存储器装置802经由布线或金属化线从处理器822接收控制信号。存储器装置802 用来存储经由I/O线存取的数据。处理器822或存储器装置802中的至少一者可包含 快闪存储器。
所述各种电子系统可制作于单封装处理单元中，或者甚至制作于单个半导体芯片 上，以减少所述处理器与所述一个或一个以上存储器装置之间的通信时间。
所述电子系统可用于存储器模块、装置驱动器、电力模块、通信模块、处理器模 块及专用模块，且可包含多层、多芯片模块。
所述电子系统可以是宽广系统范围中的任一者，例如钟表、电视、蜂窝电话、个 人计算机、汽车、工业控制系统、飞机等。
权利要求
1、一种方法，其包括提供半导体组合件，所述半导体组合件包含基底、位于所述基底上方的导电材料、位于所述导电材料上方的第一掩蔽材料及位于所述第一掩蔽材料上方的至少两个经图案化的掩蔽结构；所述经图案化的掩蔽结构中的一者是第一掩蔽结构且另一者是第二掩蔽结构；所述第一掩蔽结构沿至少一个横截面比所述第二掩蔽结构窄；所述经图案化的掩蔽结构包括核心材料及沿所述核心材料的外围材料；所述第一掩蔽结构的所述外围及核心材料是第一外围及核心材料，且所述第二掩蔽结构的所述外围及核心材料是第二外围及核心材料；所述第一外围材料沿所述第一核心材料形成侧壁间隔件且不在所述第一核心材料上方形成帽；所述第二外围材料沿所述第二核心材料形成侧壁间隔件且还在所述第二核心材料上方形成帽；移除所述第一核心材料以留下所述第一外围材料作为一对间隔的窄线图案；所述第二核心材料在移除所述第一核心材料之后保留下来；所述保留下来的第二核心材料与第二外围材料一起形成宽线图案；将所述窄及宽线图案转移到所述第一掩蔽材料；及将所述窄及宽线图案从所述第一掩蔽材料转移到所述导电材料以形成包括所述导电材料的至少三条线。
2、 根据权利要求1所述的方法，其中所述基底包括单晶硅。
3、 根据权利要求1所述的方法，其中所述核心材料基本上由硅、碳或光致抗蚀 剂组成。
4、 根据权利要求3所述的方法，其中所述外围材料基本上由聚合物组成。
5、 根据权利要求1所述的方法，其中所述第一掩蔽材料含有硅以及氮及氧中的 一者或两者。
6、 根据权利要求5所述的方法，其中所述第一掩蔽材料包括氮化硅、氧氮化硅 及二氧化硅中的一者或一者以上。
7、 根据权利要求1所述的方法，其中所述组合件包括位于所述第一掩蔽材料与 所述导电材料之间的第二掩蔽材料；且其中所述将所述窄及宽线图案从所述第一掩蔽 材料转移到所述导电材料包括将所述窄及宽线图案从所述第一掩蔽材料转移到所述第二掩蔽材料；及 将所述窄及宽线图案从所述第二掩蔽材料转移到所述导电材料。
8、 根据权利要求7所述的方法，其进一步包括在将所述窄及宽线图案从所述第 一掩蔽材料转移到所述第二掩蔽材料之后且在将所述窄及宽线图案从所述第二掩蔽材 料转移到所述导电材料之前移除所述第一及第二外围材料。
9、 根据权利要求7所述的方法，其中-所述第一掩蔽材料包括氮化硅、二氧化硅或氧氮化硅；且 所述第二掩蔽材料基本上由碳组成。
10、 根据权利要求9所述的方法，其中所述组合件包括位于所述第一掩蔽材料与 所述第二掩蔽材料之间的蚀刻停止件；其中所述将所述窄及宽线图案转移到所述第一 掩蔽材料利用不穿透所述蚀刻停止件的蚀刻；且其中所述将所述窄及宽线图案从所述第一掩蔽材料转移到所述导电材料包括将所述窄及宽线图案从所述第一掩蔽材料转移到所述蚀刻停止件；及 将所述窄及宽线图案从所述蚀刻停止件转移到所述第二掩蔽材料。
11、 根据权利要求1所述的方法，其中所述组合件包括位于所述导电材料与所述 基底之间的栅极电介质，且其中所述将所述窄及宽线图案从所述第一掩蔽材料转移形 成所述至少三条线以包括所述栅极电介质及所述导电材料。
12、 一种方法，其包括 在基底上方形成导电材料； 在所述导电材料上方形成第一掩蔽材料；在所述第一掩蔽材料上方形成经图案化的第二掩蔽材料；所述经图案化的第二掩蔽材料沿横截面包括第一块，其具有第一顶表面及从所述第一顶表面向下延伸的一对第一相对侧壁；所述第一块具有第一宽度；及第二块，其具有第二顶表面及从所述第二顶表面向下延伸的一对第二相对侧壁；所述第二块具有比所述第一宽度大的第二宽度；跨越所述第二顶表面且不跨越所述第一顶表面形成聚合材料；所述聚合材料沿所 述第一侧壁包括第一对间隔件且沿所述第二侧壁包括第二对间隔件；使用所述聚合材料来保护所述第二块免遭蚀刻而不保护所述第一块免遭所述蚀 刻；所述蚀刻移除所述未受保护的第一块以在所述第一对间隔件之间形成间隙；在移除所述未受保护的第一块之后，所述第一对间隔件的所述保留下来的聚合材 料界定一对窄线图案，且所述保留下来的第二块连同所述第二对间隔件一起界定宽线 图案；将所述窄及宽线图案转移到所述第一掩蔽材料；及将所述窄及宽线图案从所述第一掩蔽材料转移到所述导电材料以形成包括所述 导电材料的至少三条线。
13、 根据权利要求12所述的方法，其中所述形成所述聚合材料包括沉积及蚀刻 序列，所述沉积利用C2H4及CH4中的一者或两者，且所述蚀刻利用CH3F及CF4中的一者或两者。
14、 根据权利要求12所述的方法，其中所述形成所述聚合材料包括 形成跨越所述第一及第二块延伸的一层所述聚合材料，其中所述材料在所述第二块上方比在所述第一块上方厚；及各向异性地蚀刻所述层的聚合材料以从所述第一块上方移除所述材料并形成所 述第一及第二间隔件。
15、 根据权利要求12所述的方法，其中所述第一及第二块基本上由硅组成。
16、 根据权利要求12所述的方法，其中所述第一及第二块基本上由光致抗蚀剂 组成。
17、 根据权利要求12所述的方法，其中所述第一及第二块基本上由碳组成。
18、 根据权利要求12所述的方法，其中构造包括位于所述第一掩蔽材料与所述 导电材料之间的第三掩蔽材料；且其中所述将所述窄及宽线图案从所述第一掩蔽材料 转移到所述导电材料包括将所述窄及宽线图案从所述第一掩蔽材料转移到所述第三掩蔽材料；及 将所述窄及宽线图案从所述第三掩蔽材料转移到所述导电材料。
19、 根据权利要求18所述的方法，其中所述第一掩蔽材料包括氮化硅、二氧化硅或氧氮化硅；且 所述第三掩蔽材料基本上由碳组成。
20、 根据权利要求19所述的方法，其中所述构造包括位于所述第一掩蔽材料与 所述第三掩蔽材料之间的蚀刻停止件；其中所述将所述窄及宽线图案转移到所述第一 掩蔽材料利用不穿透所述蚀刻停止件的蚀刻；且其中所述将所述窄及宽线图案从所述 第一掩蔽材料转移到所述导电材料包括将所述窄及宽线图案从所述第一掩蔽材料转移到所述蚀刻停止件；及 将所述窄及宽线图案从所述蚀刻停止件转移到所述第三掩蔽材料。
21、 根据权利要求20所述的方法，其中所述第一掩蔽材料包括氮化硅或氧氮化 硅，且其中所述蚀刻停止件由硅或二氧化硅组成。
22、 根据权利要求20所述的方法，其中所述第一掩蔽材料包括二氧化硅，且其 中所述蚀刻停止件由硅组成。
23、 一种方法，其包括 在基底上方形成栅极电介质； 在所述栅极电介质上方形成浮动栅极材料； 在所述浮动栅极材料上方形成栅极间电介质 在所述栅极间电介质上方形成控制栅极材料； 在所述控制栅极材料上方形成第一掩蔽材料；在所述第一掩蔽材料上方形成经图案化的第二掩蔽材料；所述经图案化的第二掩 蔽材料沿横截面包括-第一块，其具有第一顶表面及从所述第一顶表面向下延伸的一对第一相对侧壁；所述第一块具有第一宽度；及第二块，其具有第二顶表面及从所述第二顶表面向下延伸的一对第二相对侧壁；所述第二块具有比所述第一宽度大的第二宽度；跨越所述第二顶表面且不跨越所述第一顶表面形成聚合材料；所述聚合材料沿所 述第一侧壁包括第一对间隔件且沿所述第二侧壁包括第二对间隔件；使用所述聚合材料来保护所述第二块免遭蚀刻而不保护所述第一块免遭所述蚀 刻；所述蚀刻移除所述未受保护的第一块以在所述第一对间隔件之间形成间隙；在移除所述未受保护的第一块之后，所述第一对间隔件的所述保留下来的聚合材 料界定一对窄线图案，且所述保留下来的第二块连同所述第二对间隔件一起界定宽线 图案；将所述窄及宽线图案转移到所述第一掩蔽材料；及将所述窄及宽线图案从所述第一掩蔽材料转移到所述栅极电介质、浮动栅极材 料、栅极间电介质及控制栅极材料以形成包括所述栅极电介质、浮动栅极材料、栅极 间电介质及控制栅极材料的至少三条线。
24、 一种借助单个光掩模形成高密度结构及低密度结构的方法，其包括 利用所述光掩模图案化位于衬底上方的窄掩蔽元件及宽掩蔽元件； 跨越所述窄掩蔽元件及宽掩蔽元件形成一层聚合材料；将所述聚合材料形成为在所述宽掩蔽元件上方比在所述窄掩蔽元件上方厚；各向异性地蚀刻所述聚合材料以从所述窄掩蔽元件上方移除所述聚合材料而留 下所述聚合材料保留在所述宽掩蔽元件上方；所述各向异性蚀刻沿所述窄掩蔽元件形 成成对的侧壁间隔件；移除所述窄掩蔽元件以留下所述成对的侧壁间隔件作为对应于高密度结构图案 的第一掩模，且留下所述宽掩蔽元件及沿所述宽掩蔽元件的聚合材料作为对应于低密 度结构图案的第二掩模；及利用所述第一及第二掩模来图案化所述衬底内的高密度结构及低密度结构。
25、 根据权利要求24所述的方法，其中所述窄掩蔽元件及宽掩蔽元件包括光致 抗蚀剂。
26、 根据权利要求24所述的方法，其中所述窄掩蔽元件及宽掩蔽元件包括硅； 且其中所述利用所述光掩模包括以光刻方式图案化位于所述硅上方的光致抗蚀剂，且 接着将所述图案从所述经图案化的光致抗蚀剂转移到所述硅。
27、 根据权利要求24所述的方法，其中所述窄掩蔽元件及宽掩蔽元件包括碳； 且其中所述利用所述光掩模包括以光刻方式图案化位于所述碳上方的光致抗蚀剂，且 接着将所述图案从所述经图案化的光致抗蚀剂转移到所述碳。
28、 根据权利要求24所述的方法，其中所述衬底包括半导体基底，且从所述基 底起按递升次序包括栅极电介质、浮动栅极材料、栅极间电介质及控制栅极材料；且 其中所述高密度结构对应于包括所述栅极电介质、浮动栅极材料、栅极间电介质及控 制栅极材料的快闪栅极。
29、 根据权利要求28所述的方法，其中所述低密度结构还包括所述栅极电介质、 浮动栅极材料、栅极间电介质及控制栅极材料。
30、 根据权利要求24所述的方法，其进一步包括在所述衬底与所述光致抗蚀剂 之间提供一对掩蔽层；且其中所述利用所述第一及第二掩模来图案化所述衬底内的高 密度结构及低密度结构包括；将所述第一及第二掩模的所述图案转移到所述对的掩蔽层的上部层； 将所述第一及第二掩模的所述图案从所述对的掩蔽层的所述上部层转移到所述对的掩蔽层的下部层；及将所述第一及第二掩模的所述图案从所述对的掩蔽层的所述下部层转移到所述衬底。
31、 根据权利要求30所述的方法，其中所述对的掩蔽层的所述上部层包括氮化 硅、二氧化硅或氧氮化硅；且其中所述对的掩蔽层的所述下部层包括碳。
32、 根据权利要求31所述的方法，其包括在所述两个掩蔽层之间提供势垒，且 所述方法进一步包括将所述第一及第二掩模的所述图案从所述对的掩蔽层的所述上部层转移到所述 势垒；及将所述第一及第二掩模的所述图案从所述势垒转移到所述对的掩蔽层的所述下 部层。
33、 根据权利要求32所述的方法，其中所述对的掩蔽层的所述上部层包括氮化 硅或氧氮化硅，且其中所述势垒由二氧化硅或硅组成。
34、 根据权利要求32所述的方法，其中所述对的掩蔽层的所述上部层包括二氧 化硅，且其中所述势垒由硅组成。
35、 一种图案化快闪栅极的方法，其包括-提供半导体组合件，所述半导体组合件包括基底，且从所述基底起按递升次序包 括栅极电介质层、浮动栅极层、栅极间电介质层、控制栅极层、第一掩蔽材料层及第 二掩蔽材料层；在所述第二掩蔽层上方提供窄掩蔽元件及宽掩蔽元件；跨越所述窄掩蔽元件及宽掩蔽元件形成一层聚合材料；将所述聚合材料形成为在所述宽掩蔽元件上方比在所述窄掩蔽元件上方厚；各向异性地蚀刻所述聚合材料以从所述窄掩蔽元件上方移除所述聚合材料而留下所述聚合材料保留在所述宽掩蔽元件上方；所述各向异性蚀刻沿所述窄掩蔽元件形成成对的侧壁间隔件；移除所述窄掩蔽元件以留下所述成对的侧壁间隔件作为对应于第一结构图案的第一掩模，且留下所述宽掩蔽元件及沿所述宽掩蔽元件的聚合材料作为对应于第二结构图案的第二掩模；将所述第一及第二结构图案转移到所述第二掩蔽层； 将所述第一及第二结构图案从所第二掩蔽层转移到所述第一掩蔽层；及 将所述第一及第二结构图案从所述第一掩蔽层转移到所述栅极电介质层、浮动栅极层、栅极间电介质层及控制栅极层。
36、 根据权利要求35所述的方法，其中所述窄及宽掩蔽元件包括硅。
37、 根据权利要求35所述的方法，其中所述窄及宽掩蔽元件包括碳。
38、 根据权利要求35所述的方法，其中所述窄及宽掩蔽元件包括光致抗蚀剂。
39、 根据权利要求35所述的方法，其中所述半导体组合件包括存储器阵列区域及在所述存储器阵列区域外围的另一区域；其中所述第一结构图案界定所述存储器阵列区域内的快闪栅极；且其中所述第二结构图案界定所述在所述存储器阵列区域外围的区域内的结构。
40、 根据权利要求35所述的方法，其中所述第二掩蔽层包括氮化硅、二氧化硅或氧氮化硅；且其中所述第一掩蔽层包括碳。
41、 根据权利要求40所述的方法，其包括在所第一与第二掩蔽层之间提供势垒，且所述方法进一歩包括将所述第一及第二图案从所述第二掩蔽层转移到所述势垒；及将所述第一及第二结构图案的所述图案从所述势垒转移到所述第一掩蔽层。
42、 根据权利要求41所述的方法，第二掩蔽层包括氮化硅或氧氮化硅，其中所述势垒由二氧化硅或硅组成。
43、 根据权利要求41所述的方法，第二掩蔽层包括二氧化硅，其中所述势垒由硅组成。
44、 一种半导体构造，其包括半导体衬底；位于所述衬底上方的经图案化的光致抗蚀剂掩模；所述经图案化的掩模包括窄掩蔽元件及宽掩蔽元件；所述窄掩蔽元件及宽掩蔽元件包括若干侧壁；及位于所述衬底上方的聚合材料；所述聚合材料位于所述宽掩蔽元件上方但不位于所述窄掩蔽元件上方；所述聚合材料沿着所述窄掩蔽元件的侧壁且沿着所述宽掩蔽元件的侧壁；间隙穿过所述聚合材料延伸到所述衬底。
45、 根据权利要求44所述的构造，其中所述衬底包括单晶基底，且从所述基底起按递升次序包括栅极电介质、浮动栅极材料、栅极间电介质、控制栅极材料、含碳材料及含氮材料。
46、 根据权利要求45所述的构造，其进一步包括位于所述含碳材料与所述含氮材料之间的势垒；所述势垒基本上由硅或二氧化硅组成。
47、 根据权利要求45所述的构造，其中所述含碳材料由透明碳组成。
48、 根据权利要求45所述的构造，其中所述含氮材料包括氧氮化硅。
49、 根据权利要求45所述的构造，其中所述含氮材料包括氮化硅。
50、 根据权利要求44所述的构造，其中所述衬底包括单晶基底，且从所述基底起按递升次序包括栅极电介质、浮动栅极材料、栅极间电介质、控制栅极材料、含碳材料及二氧化硅。
51、 根据权利要求50所述的构造，其进一步包括位于所述含碳材料与所述二氧化硅之间的势垒；所述势垒基本上由硅组成。
52、 一种半导体构造，其包括半导体衬底；及位于所述衬底上方的多个掩蔽结构；所述掩蔽结构通过延伸到所述衬底的间隙而彼此间隔开；所述掩蔽结构中的至少两者是第一组合物的第一掩蔽结构；所述掩蔽结构中的至少一者是包括第二组合物核心及所述核心周围的第一组合物外壳的第二掩蔽结构；所述第二组合物不同于所述第一组合物；在至少一个横截面视图中，所述第一掩蔽结构是第一宽度且所述第二掩蔽结构是第二宽度，所述第二宽度是所述第一宽度的至少两倍大。
53、 根据权利要求52所述的构造，其中所述第一组合物包括聚合物且所述第二组合物包括光致抗蚀剂。
54、 根据权利要求52所述的构造，其中所述第一组合物包括聚合物且所述第二组合物由硅组成。
55、 根据权利要求52所述的构造，其中所述第一组合物包括聚合物且所述第二组合物由碳组成。
56、 根据权利要求52所述的构造，其中所述衬底包括单晶基底，且从所述基底起按递升次序包括栅极电介质、浮动栅极材料、栅极间电介质、控制栅极材料、含碳材料及含氮材料。
57、 根据权利要求56所述的构造，其进一步包括位于所述含碳材料与所述含氮材料之间的势垒；所述势垒基本上由硅或二氧化硅组成。
58、 根据权利要求56所述的构造，其中所述含碳材料由透明碳组成。
59、 根据权利要求56所述的构造，其中所述含氮材料包括氧氮化硅。
60、 根据权利要求56所述的构造，其中所述含氮材料包括氮化硅。
61、 根据权利要求52所述的构造，其中所述衬底包括单晶基底，且从所述基底起按递升次序包括栅极电介质、浮动栅极材料、栅极间电介质、控制栅极材料、含碳材料及二氧化硅。
62、 根据权利要求61所述的构造，其进一步包括位于所述含碳材料与所述二氧化硅之间的势垒；所述势垒基本上由硅组成。
63、 一种半导体构造，其包括单晶基底；位于所述基底上方的多个快闪栅极结构，个别栅极结构中的每一者从所述基底起按递升次序包括至少一个栅极电介质层、至少一个浮动栅极层、至少一个栅极间电介质层及至少一个控制栅极层；经图案化的含碳层，其位于所述快闪栅极结构上方且具有和所述快闪栅极结构的宽度尺寸大致一样的宽度尺寸；所述快闪栅极结构中的至少两者是具有第一宽度的第一快闪栅极结构；且所述快闪栅极结构中的至少一者是具有第二宽度的第二快闪栅极结构，所述第二宽度是所述第一宽度的至少两倍大。
64、 根据权利要求63所述的构造，其中所述含碳层由透明碳组成。
65、 根据权利要求63所述的构造，其包括存储器阵列区域及在所述存储器阵列区域外围的另一区域；其中所述第一快闪结构位于所述存储器阵列区域内；且其中所述第二快闪结构位于所述在所述存储器阵列区域外围的区域内。
全文摘要
一些实施例包含沿牺牲材料形成聚合物间隔件、移除所述牺牲材料及在制作集成电路期间将所述聚合物间隔件用作掩模。举例来说，可利用所述聚合物间隔件掩模来图案化快闪存储器阵列的快闪栅极。在一些实施例中，跨越大牺牲结构及小牺牲结构同时形成所述聚合物。所述聚合物跨越所述大牺牲结构比跨越所述小牺牲结构厚，且利用此厚度差而借助单个光掩模制作高密度结构及低密度结构。
文档编号H01L21/8247GK101647112SQ200880006929
公开日2010年2月10日 申请日期2008年2月15日 优先权日2007年3月5日
发明者古尔特杰·S·桑胡, 拉马康斯·阿拉帕蒂, 阿尔达万·尼鲁曼德 申请人:美光科技公司